Prerequisiti

Fondamenti MATLAB e Fondamenti Simulink per la Modellazione di Algoritmi e Sistemi.

DSP per FPGA

Questo corso di tre giorni presenta i fondamenti del trattamento di segnali digitali dal punto di vista dell'implementazione su FPGA. Verrà data particolare enfasi ai costi, rispetto sia alle risorse che alle prestazioni, associati all'implementazione di varie tecniche ed algoritmi DSP. Gli argomenti trattati includono:

Introduzione all'hardware FPGA e alla tecnologia per applicazioni di trattamento di segnali (DSP)
Aritmetica in virgola-fissa
Tecniche con grafi di flusso di segnale
Generazione di codice HDL per FPGAs
Implementazione della Trasformata Rapida di Fourier (FFT)
Progetto ed implementazione di filtri FIR, IIR e CIC
Algoritmo CORDIC
Progetto ed implementazione di algoritmi adattivi, come LMS e QR
Tecniche di sincronizzazione and ricostruzione della temporizzazione in comunicazioni digitali

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Prerequisiti

Fondamenti MATLAB e Fondamenti Simulink per la Modellazione di Algoritmi e Sistemi.

Giorno 1
Introduzione all'hardware DSP FPGA	Obiettivo: Fornire un'introduzione al trattamento di segnali digitali e alle carte FPGA. Comprendere l'architettura generale di una carta FPGA e i motivi che rendono le FPGA particolarmente adatte all'implementazione di algoritmi DSP. Dalla logica discreta alle FPGA - un po' di storia! Il generico sistema DSP Panoramica sui cores e sui processori DSP ASICs customizzate e semi-customizzate System-on-chip (SOC) Flessibilità e funzionalità delle FPGA Confronto tra FPGA e DSP programmabili
Panoramica sugli algoritmi DSP lineari	Obiettivo: Revisione dei concetti fondamentali del teorema di campionamento, quantizzazione, analisi di Fourier e progettazionedi filtri digitali. Aliasing e filtri di ricostruzione Frequenza di campionamento e lunghezza di parola Notazione nel dominio Z e analisi fondamentale Filtri FIR e IIR Progetto e specifiche di un filtro digitale Tecniche di sovracampionamento (sigma delta)
Tecnologia FPGA	Obiettivo: Esplorare diverse famiglie ed architetture FPGS Xilinx. Fornire un'introduzione alle FPGA Spartan 3 e Virtex-5. Roadmap della tecnologia FPGA Frequenze di clock, frequenze di dati e frequenze di campionamento Memoria e registri FPGA Blocchi di ingresso/uscita e requisiti Bit, Slice e blocchi logici configurabili Metriche MIPs di performance confrontabili Famiglie FPGA e sorgenti
Elementi FPGA per algoritmi DSP	Obiettivo: Comprendere le slices DSP, le risorse di clock e il consumo di potenza. Costruire linee di ritardo e registri Shift Uso della RAM (memoria) su FPGA Da seriale a parallelo e da parallelo a seriale Multiplexors per la selezione dei canali Sommatori completi, logica riporto, e alberi di sommatori Moltiplicatori: Shift e Add; basati su ROM Implementazione di un moltiplicatore efficiente
Aritmetica DSP essenziale	Obiettivo: Capire l'aritmetica binaria a virgola fissa. Mappare le operazioni aritmetiche su hardware FPGA Xilinx. Aritmetica in virgola fissa del complemento a 2 Sommatori fondamentali e array di moltiplicatori Array divisione e radice quadrata … non sono così semplici! Problematiche legate alla lunghezza di parola e aritmetica in virgola fissa Saturazione e wraparound Overflow e underflow
Tecniche con grafi di flusso di segnale (SFG)	Obiettivo: Revisione della rappresentazione degli algoritmi DSP tramite signal flow graph (SFG). Usare il metodo Cut Set per migliorare le prestazioni di temporizzazione. Implementare filtri FIR seriali e paralleli. DSP/Digital Filter Signal Flow Graphs Latenza, ritardi e "anti-ritardi"! Ri-temporizzazione: Cut-set e scaling dei ritardi Filtri FIR trasposti Architetture multicanale e pipelining Topologie SFG per le FPGAs

Giorno 2
Elaborazione del dominio della frequenza	Obiettivo: Discutere la teoria e l'implementazione FPGA della Trasformata Rapida di Fourier (FFT). DFT, FFT e IFFT Architetture FPGA della FFT Crescita della lunghezza di parola FFT e accuratezza
Elaborazione segnali multirate sulle FPGA	Obiettivo: Sviluppare strutture polifase per l'implementazione efficiente di filtri multirate. Usare filtri CIC per interpolazione e decimazione. Sovracampionamento e filtri interpolazione Sottocampionamento e filtri decimazione Aritmetica efficiente per l'implementazione di filtri FIR Integratori e differenziatori Filtri mezza-banda, media-mobile e pettine Filtri Cascade Integrator Comb (CIC) (Hogenauer) Aritmetica efficiente per il filtraggio IIR
Tecniche CORDIC	Obiettivo: Introduzione all'algoritmo CORDIC per il calcolo di varie funzioni trigonometriche. Modalità rotazione e vettore dell'algoritmo CORDIC Calcolare le funzioni coseno e seno Calcolare ampiezza e angolo di un vettore Architetture per implementazione FPGA

Giorno 3
Algoritmi DSP adattivi ed applicazioni	Obiettivo: Introdurre l'algoritmo LMS per l'elaborazione adattiva di segnale. Illustrare l'algoritmo QR come una tecnica ricorsiva ai Minimi Quadrati (RLS) e spiegare perché è particolarmente adatta all'implementazione FPGA. Applicazioni adattive (equalizzazione, beamforming ovvero filtraggio spaziale) Algoritmi LMS ed implementazione parallela Algoritmi LMS non-canonici Algebra lineare; risolvere sistemi di equazioni lineari L'algoritmo QR per elaborazione adattiva di segnale Requisiti per l'elaborazione QR e problematiche numeriche
Comunicazioni basate su DSP e FPGA	Obiettivo: Revisione delle tecniche di modulazione numerica (quaternaria) e pulse-shaping, ovvero cambiamento della forma d'onda dell'impulso trasmesso. Discutere l'implementazione di oscillatori controllati numericamente. Quaternary Phase Shift Keying (QPSK) Filtri Trasmettitore/Ricevitore - Filtro a coseno rialzato Undersampling e Downconversion digitale Upconversion digitale diretta Stadi a frequenze intermedie (IF) digitali (e sistemi fs/4) Oscillatori controllati numericamente (NCO) Partizionamento della progettazione su FPGAs
Problematiche di temporizzazione e sincronizzazione	Obiettivo: Trattare la ricostruzione (recovery) della temporizzazione dei simboli, la ricostruzione della fase e della frequenza della portante e la sincronizzazione dei frame. Sistemi per la ricostruzione della portante, squaring e loop di Costas, PLL Rotazioni di fase; conversione della frequenza di campionamento Ricostruzione della temporizzazione dei simboli, early/late gate detection Timing e sincronizzazione di un sistema DLL (Delay locked loop)

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Calendario e registrazione

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Date	Località	Lingua	Costo
22 ott 2019- 24 ott 2019	Germania, München (Ismaning)	German	EUR 2.100
30 ott 2019- 01 nov 2019	US, California, San Diego	English	USD 2.250
20 nov 2019- 22 nov 2019	US, Massachusetts, Natick	English	USD 2.250

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