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Prerequisiti

Fondamenti Simulink per Modellazione di Algoritmi e Sistemi (o Fondamenti Simulink per Sistemi Automobilistici o Fondamenti Simulink per Sistemi Aerospaziali). Conoscenza dei linguaggi di programmazione C e HDL.

Programmazione di SoC Zynq di Xilinx in MATLAB e Simulink

Questo corso pratico di due giorni illustra come sviluppare e configurare i modelli in ambiente Simulink^® e generare codice per i SoC Zynq^®-7000 All Programmable di Xilinx^®. Il corso è rivolto a utenti Simulink che intendono generare e validare codice embedded e HDL per il progetto combinato di software/hardware usando Embedded Coder^® e HDL Coder^™. Ad ogni partecipante viene fornita una scheda ZedBoard^™ per la durata del corso. La scheda verrà programmata durante le lezioni e rimarrà ai partecipanti anche dopo il corso. Gli argomenti trattati includono:

Panoramica della piattaforma Zynq e setup dell'ambiente
Introduzione a Embedded Coder e a HDL Coder
Generazione e rilascio del core IP
Utilizzare l'interfaccia AXI4
Verifica processor-in-the-loop
Interfaccia dati con applicazione real-time
Inclusione di drivers di dispositivi
Personalizzazione del progetto

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Prerequisiti

Giorno 1
Panoramica su Zynq e setup dell'ambiente	Obiettivo: Configurare la piattaforma Zynq-7000 e l'ambiente MATLAB. Panoramica su Zynq-7000 Configurare la piattaforma e il software Zynq Configurare l'ambiente MATLAB Testare le connessioni con l'hardware Zynq
Introduzione a Embedded Coder e a HDL Coder	Obiettivo: Configurare modelli Simulink per la generazione di codice embedded e interpretare il codice generato. Architettura di un'applicazione embedded Generare codice ERT Moduli di codice Strutture dati nel codice generato Configurare un modello Simulink per la generazione di codice HDL Utilizzare HDL Workflow Advisor
Generazione e caricamento del Core IP	Obiettivo: Usare HDL Workflow Advisor per configurare un modello Simulink, generare sia codice HDL che codice C, e caricamento su piattaforma Zynq. Configurare un sottosistema per logiche programmabili Configurare l'interfaccia e le periferiche target Generare il Core IP e integrare con SDK Generare e caricare il bitstream FPGA Generare e caricare un modello dell'interfaccia software Messa a punto dei parametri utilizzando l'External Model
Utilizzare l'interfaccia AXI4	Obiettivo: Utilizzare le varie interfacce AXI per la trasmissione di dati tra i sistemi di trattamento e le logiche programmabili. Introduzione alle interfacce AXI Applicazioni AXI4-Lite Utilizzare lo AXI4-Stream Prestazioni dell'interfaccia AXI4
Verifica Processor-in-the-Loop	Obiettivo: Verificare l'algoritmo in esecuzione sulla piattaforma Zynq e misurare i tempi di esecuzione nell'algoritmo di produzione. Il workflow Processor-in-the-loop (PIL) su Zynq Verifica PIL con model reference Profiling dell'esecuzione del codice con PIL Considerazioni sul PIL

Giorno 2
Interfaccia dati per l'applicazione real-time	Obiettivo: Usare l'interfaccia UDP per lo streaming dei dati tra Simulink e l'applicazione real-time in esecuzione su piattaforma Zynq. Panoramica sull'interfaccia dati Configurare i blocchi UDP per lo streaming dei dati Sincronizzare i dati tra Simulink e Zynq Interfaccia dati con AXI Stream Partizionamento del progetto Considerazioni sull'interfaccia dati
Integrare driver dispositivi	Obiettivo: Sviluppare interfacce con driver dispositivi per integrare periferiche. Workflow per sviluppare driver per dispositivi Usare il Legacy Code Tool Interfaccia GPIO Cross-compilazione dei driver dispositivi
Personalizzazione di un progetto di riferimento	Obiettivo: Creare un package di IP riutilizzabile per Vivado e registrare le carte personalizzate e i progetti di riferimento. Motivazioni della personalizzazione di progetti di riferimento Creazione di componenti riutilizzabili per Vivado Introduzione ai progetti di riferimento Personalizzazione del progetto di riferimento Registrare le carte personalizzate e i progetti di riferimento

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Date	Località	Lingua	Prezzo	Iscrizione
06 Set 2022 - 07 Set 2022	Virtuale 9:00 am - 5:00 pm Ora solare Corea	Coreano	USD 1,950

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