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Detect Change

Rilevare la variazione del valore del segnale

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Librerie:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Descrizione

Il blocco Detect Change determina se un segnale di input non è uguale al suo valore precedente. La condizione iniziale determina il valore iniziale dell'input precedente U/z.

Questo blocco supporta solo tempi di campionamento discreti a passo fisso.

Esempi

Rilevamento della variazione dei valori del segnale

Questo esempio mostra come rilevare una variazione dei valori del segnale utilizzando il blocco Detect Change. Quando l'input del blocco Pulse Generator rimane invariato, il blocco Detect Change genera zero (falso) per indicare che non si è verificata alcuna variazione nei valori del segnale. Quando il valore del blocco Pulse Generator cambia, il blocco Detect Change genera uno (vero) per indicare che il valore attuale del segnale non è uguale al valore precedente.

Porte

Input

Port_1 — Segnale di input

valore del segnale

Segnale di input, specificato come scalare, vettore o matrice.

Tipi di dati: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | built-in integer | floating point

Output

Port_1 — Segnale di output

0 | 1

Segnale di output, vero (uguale a 1) quando il segnale di input non è uguale al suo valore precedente; falso (uguale a 0) quando il segnale di input è uguale al suo valore precedente.

Tipi di dati: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Parametri

Initial condition — Condizione iniziale per l'input precedente

0 (predefinito) | scalare | vettore

Impostare la condizione iniziale per l'input precedente U/z.

Utilizzo programmatico

Parametro dei blocchi: vinit

Tipo: vettore di caratteri

Valori: scalare | vettore

Impostazione predefinita: '0'

Input processing — Specificare l'elaborazione basata su campioni o su frame

Elements as channels (sample based) (predefinito) | Columns as channels (frame based)

Specificare se il blocco esegue un'elaborazione basata su campioni o su frame:

• Columns as channels (frame based): tratta ciascuna colonna dell'input come un canale separato (elaborazione basata su frame).

  Nota

  L'elaborazione basata su frame richiede una licenza DSP System Toolbox™.

  Per ulteriori informazioni, vedere Sample- and Frame-Based Concepts (DSP System Toolbox).

• Elements as channels (sample based): tratta ciascun elemento dell'input come un canale separato (elaborazione basata su campioni).

Utilizzare Input processing per specificare se il blocco esegue un'elaborazione basata su campioni o su frame. Per ulteriori informazioni su queste due modalità di elaborazione, vedere Sample- and Frame-Based Concepts (DSP System Toolbox).

Utilizzo programmatico

Parametro dei blocchi: InputProcessing

Tipo: vettore di caratteri

Valori: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Impostazione predefinita: 'Elements as channels (sample based)'

Output data type — Tipo di dati dell'output

boolean (predefinito) | uint8

Impostare il tipo di dati di output su boolean o uint8.

Utilizzo programmatico

Parametro dei blocchi: OutDataTypeStr

Tipo: vettore di caratteri

Valori: 'boolean' | 'uint8'

Impostazione predefinita: 'boolean'

Caratteristiche del blocco

Tipi di dati:	Boolean | double | enumerated | fixed point | integer | single
Passaggio diretto	sì
Segnali multidimensionali	sì
Segnali di dimensioni variabili	sì
Rilevamento zero-crossing	no

Funzionalità estese

Generazione di codice C/C++

Genera codice C e C++ con Simulink® Coder™.

In determinate condizioni, il codice generato poggia sulle funzioni memcpy o memset (string.h).

Generazione di codice HDL

Genera codice VHDL, Verilog e SystemVerilog per progetti FPGA e ASIC utilizzando HDL Coder™.

HDL Coder™ fornisce ulteriori opzioni di configurazione che influiscono sull'implementazione HDL e sulla logica sintetizzata.

Architettura HDL

Questo blocco ha un'architettura HDL predefinita.

Proprietà del blocco HDL

ConstrainedOutputPipeline	Numero di registri da posizionare sugli output spostando i ritardi esistenti nel progetto. La pipeline distribuita non ridistribuisce questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Numero di stadi della pipeline di input da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere InputPipeline (HDL Coder).
OutputPipeline	Numero di stadi della pipeline di output da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere OutputPipeline (HDL Coder).

Generazione di codice PLC
Genera codice di testo strutturato con Simulink® PLC Coder™.

Conversione a virgola fissa
Progetta e simula sistemi a virgola fissa con Fixed-Point Designer™.

Cronologia versioni

Introduzione prima di R2006a

Vedi anche

Detect Decrease | Detect Fall Negative | Detect Fall Nonpositive | Detect Increase | Detect Rise Nonnegative | Detect Rise Positive