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S-R Flip-Flop

Modellare un flip-flop S-R

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Librerie:
Simulink Extras / Flip Flops

Descrizione

Il blocco S-R Flip-Flop modella un semplice flip-flop Set-Reset costruito con porte NOR.

Il blocco S-R Flip-Flop ha due input, S e R (S sta per Set e R sta per Reset) e due output, Q e il suo complemento !Q.

Segue la tabella della verità per il blocco S-R Flip-Flop. In questa tabella della verità, Q_n-1 è l'output al passo temporale precedente.

Nota

Il blocco S-R Flip-Flop tratta un input diverso da zero come vero (1).

S	R	Q n	!Q n
0	0	Q n-1	!Q n-1
0	1	0	1
1	0	1	0
1	1	0	0

Quando S è 1 e R è 0, il flip-flop passa allo stato set (Q_n è 1). Quando R è 1 e S è 0, il flip-flop passa allo stato reset (Q_n è 0). Quando sia S che R sono 0, il flip-flop rimane nello stato precedente (Q_n è Q_n-1).

Suggerimento

Evitare lo stato in cui R e S sono entrambi 1. In questo stato, sia Q che !Q sono 0. Questo stato è indefinito poiché !Q on è il complemento di Q. Per gestire questo stato, si consideri di utilizzare il blocco J-K Flip-Flop.

Segnali logici come tipi di dati booleani o doppi

L'impostazione del parametro di configurazione Implement logic signals as boolean data (vs. double) influisce sui tipi di dati di input e di output del blocco S-R Flip-Flop in quanto questo blocco è un sottosistema mascherato che utilizza il blocco Combinatorial Logic. Per ulteriori informazioni su questo parametro di configurazione, vedere Implement logic signals as Boolean data (vs. double).

Porte

Input

S — Impostare l'input

scalare

Impostare l'input, specificato come scalare, vettore o matrice.

Dipendenze

I tipi di dati accettati dal blocco S-R Flip-Flop dipendono dall'impostazione del parametro di configurazione Implement logic signals as boolean data (vs. double):

• On: il blocco S-R Flip-Flop accetta solo segnali scalari reali di tipo boolean.

• Off: il blocco S-R Flip-Flop accetta segnali scalari reali di tipo boolean o double (il tipo deve essere uguale per entrambi gli input).

Tipi di dati: double | Boolean

R — Ripristinare l'input

scalare

Ripristinare l'input, specificato come scalare, vettore o matrice.

Dipendenze

I tipi di dati accettati dal blocco S-R Flip-Flop dipendono dall'impostazione del parametro di configurazione Implement logic signals as boolean data (vs. double):

• On: il blocco S-R Flip-Flop accetta solo segnali scalari reali di tipo boolean

• Off: il blocco S-R Flip-Flop accetta segnali scalari reali di tipo boolean o double (il tipo deve essere uguale per entrambi gli input).

Tipi di dati: double | Boolean

Output

Q — Segnale di output Q

scalare

Segnale di output Q, con le stesse dimensioni e lo stesso tipo di dati dell'input.

Tipi di dati: double | Boolean

!Q — Segnale di output !Q

scalare

Segnale di output !Q, con le stesse dimensioni e lo stesso tipo di dati dell'input.

Tipi di dati: double | Boolean

Parametri

Initial condition (state of Q) — Valore iniziale dell'output Q

0 (predefinito) | scalare

Specificare il valore iniziale dell'output Q. Un valore diverso da zero viene considerato vero (1).

Utilizzo programmatico

Parametro dei blocchi: initial_condition

Tipo: vettore di caratteri

Valori: scalare

Impostazione predefinita: '0'

Funzionalità estese

Generazione di codice HDL

Genera codice VHDL, Verilog e SystemVerilog per progetti FPGA e ASIC utilizzando HDL Coder™.

HDL Coder™ fornisce ulteriori opzioni di configurazione che influiscono sull'implementazione HDL e sulla logica sintetizzata.

Architettura HDL

Questo blocco ha un'architettura HDL predefinita.

Proprietà del blocco HDL

Generale
ConstrainedOutputPipeline	Numero di registri da posizionare sugli output spostando i ritardi esistenti nel progetto. La pipeline distribuita non ridistribuisce questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Numero di stadi della pipeline di input da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere InputPipeline (HDL Coder).
OutputPipeline	Numero di stadi della pipeline di output da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere OutputPipeline (HDL Coder).

Cronologia versioni

Introdotto in R2008b

Vedi anche

J-K Flip-Flop | Clock | D Latch | D Flip-Flop