Assertion

Verificare se il segnale è zero

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Librerie:
Simulink / Model Verification
HDL Coder / Model Verification

Descrizione

Il blocco Assertion verifica se uno qualsiasi degli elementi del segnale di input è 0. Se tutti gli elementi sono diversi da zero, l'asserzione è true (1) e il blocco non esegue alcuna operazione. In caso contrario, il blocco interrompe la simulazione e restituisce un messaggio di errore per impostazione predefinita.

Esempi

Temperature Control System Communicating with Messages

Distributed control of room temperatures by processing messages from room thermostats and communicating control commands using messages to different receivers.

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Porte

Input

Port_1 — Segnale di input

scalare | vettore | matrice

Segnale di input per il controllo dell'asserzione.

Tipi di dati: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

Parametri

Enable assertion — Abilitare o disabilitare la verifica

on (predefinito) | off

Eliminando questo parametro si disabilita il blocco e il modello si comporta come se il blocco non esistesse. Per abilitare o disabilitare tutti i blocchi di verifica, indipendentemente dall'impostazione di questa opzione, andare alla finestra Configuration Parameters (Parametri di configurazione), fare clic su Diagnostics > Data Validity, espandere la sezione Advanced parameters e impostare Model Verification block enabling su Enable all o Disable all.

Utilizzo programmatico

Parametro: enabled

Tipo: scalare di stringhe o vettore di caratteri

Valori: "on" | "off"

Impostazione predefinita: "on"

Simulation callback when assertion fails — Espressione da valutare quando l'asserzione non va a buon fine

"" (predefinito) | espressione di MATLAB

Specificare un'espressione di MATLAB^® da valutare quando l'asserzione non va a buon fine. Poiché l'espressione viene valutata nel workspace di MATLAB, definire tutte le variabili da utilizzare nell'espressione in tale workspace.

Dipendenze

Per abilitare questo parametro, selezionare Enable assertion (Abilita asserzione).

Utilizzo programmatico

Parametro: AssertionFailFcn

Tipo: scalare di stringhe o vettore di caratteri

Impostazione predefinita: ''

Stop simulation when assertion fails — Se interrompere o meno la simulazione in caso il controllo non vada a buon fine

on (predefinito) | off

Selezionare questo parametro per interrompere la simulazione quando il controllo non va a buon fine. Deselezionare questo parametro per visualizzare un avviso e continuare la simulazione.

Utilizzo programmatico

Parametro: stopWhenAssertionFail

Tipo: scalare di stringhe o vettore di caratteri

Valori: "on" | "off"

Impostazione predefinita: "on"

Sample time (-1 for inherited) — Intervallo tra i campionamenti

-1 (predefinito) | scalare | vettore

Specificare l'intervallo di tempo tra i campionamenti. Per ereditare il tempo di campionamento, impostare questo parametro su -1. Per ulteriori informazioni, vedere Specifica del tempo di campionamento.

Dipendenze

Questo parametro è visibile solo se è stato impostato su un valore diverso da -1. Per saperne di più, vedere Blocks for Which Sample Time Is Not Recommended.

Utilizzo programmatico

Per impostare il valore del parametro del blocco in modo programmatico, utilizzare la funzione set_param.

Parametro:	SampleTime
Valori:	"-1" (predefinito) | scalar or vector in quotes

Caratteristiche del blocco

Tipi di dati:	Boolean | double | fixed point | half | integer | single
Passaggio diretto	no
Segnali multidimensionali	sì
Segnali di dimensioni variabili	no
Rilevamento zero-crossing	no

Funzionalità estese

Generazione di codice C/C++

Genera codice C e C++ con Simulink® Coder™.

Per informazioni su come il codice generato da Simulink^® Coder™ gestisce i blocchi Model Verification, vedere Configure Model for Debugging (Simulink Coder).

Non consigliata per il codice di produzione.

Generazione di codice HDL

Genera codice VHDL, Verilog e SystemVerilog per progetti FPGA e ASIC utilizzando HDL Coder™.

HDL Coder™ fornisce ulteriori opzioni di configurazione che influiscono sull'implementazione HDL e sulla logica sintetizzata.

Architettura HDL

Architettura	Descrizione
No HDL	Non generare codice HDL per questo blocco.

Proprietà del blocco HDL

PreserveUpstreamLogic

Controllare la rimozione della logica non collegata. L'impostazione predefinita è off, che indica che la logica non collegata non viene conservata nel codice HDL. Per ulteriori dettagli, vedere PreserveUpstreamLogic (HDL Coder).

Generazione di codice PLC
Genera codice di testo strutturato con Simulink® PLC Coder™.

Conversione a virgola fissa
Progetta e simula sistemi a virgola fissa con Fixed-Point Designer™.

Cronologia versioni

Introduzione prima di R2006a

Vedi anche

Check Dynamic Lower Bound | Check Dynamic Upper Bound | Check Static Lower Bound | Check Static Upper Bound