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Compare To Constant

Determinare come il segnale si confronta con una costante specificata

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Librerie:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Descrizione

Il blocco Compare To Constant confronta un segnale di input con una costante. Specificare la costante nel parametro Constant value. Specificare come l'input viene confrontato con il valore della costante con il parametro Operator.

Esempi

Illustration of Law of Large Numbers

Use MATLAB System blocks to illustrate the law of large numbers.

• Apri modello

Porte

Input

Port_1 — Segnale di input

scalare | vettore | matrice

Segnale di input, specificato come scalare, vettore o matrice confrontato con la costante. Il blocco prima converte il proprio parametro Constant value nel tipo di dato di input, quindi esegue l'operazione specificata.

Tipi di dati: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Output

Port_1 — Segnale di output

0 | 1 | vettore | matrice

L'output è 0 se il confronto è falso e 1 se è vero.

Tipi di dati: uint8 | Boolean

Parametri

Operator — Operatore logico

<= (predefinito) | == | ~= | < | >= | >

Questo parametro può assumere i seguenti valori:

• ==: determina se l'input è uguale alla costante specificata.

• ~=: determina se l'input è diverso dalla costante specificata.

• <: determina se l'input è inferiore alla costante specificata.

• <=: determina se l'input è minore di o uguale alla costante specificata.

• >: determina se l'input è maggiore della costante specificata.

• >=: determina se l'input è maggiore di o uguale alla costante specificata.

Utilizzo programmatico

Parametro dei blocchi: relop

Tipo: vettore di caratteri

Valori: '==' | '~='| '<' |'<='| '>='| '>'

Impostazione predefinita: '<='

Constant value — Costante da confrontare

costante

Specificare il valore della costante con cui viene confrontato l'input.

Utilizzo programmatico

Parametro dei blocchi: const

Tipo: vettore di caratteri

Valore: scalare | vettore | matrice | array N-D

Impostazione predefinita: '3.0'

Output data type — Tipo di dato dell'output

boolean (predefinito) | uint8

Specificare il tipo di dato dell'output, boolean o uint8.

Utilizzo programmatico

Parametro dei blocchi: OutDataTypeStr

Tipo: vettore di caratteri

Valori:'boolean' | 'uint8'

Impostazione predefinita: 'boolean'

Enable zero-crossing detection — Selezionare per abilitare il rilevamento dello zero-crossing

'on' (predefinito) | 'off'

Selezionare per abilitare il rilevamento dello zero-crossing. Per ulteriori informazioni, vedere Zero-Crossing Detection.

Utilizzo programmatico

Parametro dei blocchi: ZeroCross

Tipo: vettore di caratteri

Valori: 'off' | 'on'

Impostazione predefinita: 'on'

Caratteristiche del blocco

Tipi di dati:	Boolean | double | enumerated | fixed point | half | integer | single
Passaggio diretto	sì
Segnali multidimensionali	sì
Segnali di dimensioni variabili	sì
Rilevamento zero-crossing	sì

Ulteriori informazioni

Copertura del modello

Se si dispone di una licenza Simulink^® Coverage™, il blocco Compare To Constant riceve la copertura delle condizioni.

La copertura della condizione misura:

• Il numero di volte in cui il confronto tra l'input e la costante specificata è vero

• Il numero di volte in cui il confronto tra l'input e la costante specificata è falso

Se si seleziona la metrica di copertura Relational boundary (Simulink Coverage), il blocco Compare To Constant riceve una copertura dei confini relazionali. Per ulteriori informazioni, vedere Relational Boundary Coverage (Simulink Coverage).

Funzionalità estese

Generazione di codice C/C++
Genera codice C e C++ con Simulink® Coder™.

Generazione di codice HDL

Genera codice VHDL, Verilog e SystemVerilog per progetti FPGA e ASIC utilizzando HDL Coder™.

HDL Coder™ fornisce ulteriori opzioni di configurazione che influiscono sull'implementazione HDL e sulla logica sintetizzata.

Architettura HDL

Questo blocco ha un'architettura HDL predefinita.

Proprietà del blocco HDL

ConstrainedOutputPipeline	Numero di registri da posizionare sugli output spostando i ritardi esistenti nel progetto. La pipeline distribuita non ridistribuisce questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Numero di stadi della pipeline di input da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere InputPipeline (HDL Coder).
OutputPipeline	Numero di stadi della pipeline di output da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere OutputPipeline (HDL Coder).

Supporto di dati complessi

Questo blocco supporta la generazione di codici per segnali complessi.

Generazione di codice PLC
Genera codice di testo strutturato con Simulink® PLC Coder™.

Conversione a virgola fissa
Progetta e simula sistemi a virgola fissa con Fixed-Point Designer™.

Cronologia versioni

Introduzione prima di R2006a

Vedi anche

Compare To Zero | Logical Operator | Combinatorial Logic