Stop Simulation

Arrestare la simulazione quando l'input è diverso da zero

• 

×

Librerie:
Simulink / Sinks
HDL Coder / Sinks

Descrizione

Il blocco Stop Simulation arresta la simulazione quando l'input è diverso da zero. La simulazione completa il passo temporale corrente prima di arrestarsi. Se l'input del blocco è un vettore, qualsiasi elemento vettoriale diverso da zero comporta l'arresto della simulazione.

Quando si utilizza il blocco Stop Simulation in un sottosistema For Iterator, l'azione di arresto avviene dopo l'esecuzione di tutte le iterazioni nel sottosistema durante un passo temporale. L'azione di arresto non interrompe l'esecuzione fino all'inizio del passo temporale successivo.

Non è possibile utilizzare il blocco Stop Simulation per mettere in pausa la simulazione. Per creare un blocco che metta in pausa la simulazione, vedere Pause Simulation Using Assertion Blocks.

Esempi

Blocco Stop Simulation con blocco Relational Operator

Questo esempio mostra come controllare l'arresto di una simulazione utilizzando un blocco Stop Simulation con un blocco Relational Operator. Quando si simula il modello, quest'ultimo interrompe la simulazione quando il tempo di simulazione raggiunge i 10 secondi.

Esempi approfonditi

Model an Anti-Lock Braking System

Model a simple Anti-Lock Braking System (ABS). The model simulates the dynamic behavior of a vehicle under hard braking conditions. The model represents a single wheel, which may be replicated a number of times to create a model for a multi-wheel vehicle.

Apri modello

Porte

Input

Port_1 — Segnale di input

scalare | vettore | matrice

Arrestare la simulazione quando il segnale di input è diverso da zero. Questa porta accetta segnali reali di tipo di dati double o Boolean.

Tipi di dati: double | Boolean

Caratteristiche del blocco

Tipi di dati:	Boolean | double
Passaggio diretto	no
Segnali multidimensionali	no
Segnali di dimensioni variabili	no
Rilevamento zero-crossing	no

Funzionalità estese

Generazione di codice C/C++

Genera codice C e C++ con Simulink® Coder™.

Non consigliata per il codice di produzione. Si ricollega ai limiti delle risorse e alle restrizioni sulla velocità e la memoria spesso riscontrati nei sistemi embedded. Il codice generato è in grado di contenere allocazione dinamica e liberazione di memoria, ricorsione, ulteriore overhead della memoria e tempi di esecuzione molto diversi. Sebbene il codice sia valido dal punto di vista funzionale e accettabile in ambienti ricchi di risorse, i target embedded più piccoli spesso non sono in grado di supportare tale codice. Di solito, i blocchi si evolvono in modo da essere adatti per il codice di produzione. Quindi, i blocchi adatti per il codice di produzione restano tali.

Il codice generato interrompe l'esecuzione quando la condizione di arresto è vera.

Generazione di codice HDL

Genera codice VHDL, Verilog e SystemVerilog per progetti FPGA e ASIC utilizzando HDL Coder™.

Architettura HDL

Architettura	Descrizione
No HDL	Non generare codice HDL per questo blocco.

Proprietà del blocco HDL

PreserveUpstreamLogic

Controllare la rimozione della logica non collegata. L'impostazione predefinita è off, che indica che la logica non collegata non viene conservata nel codice HDL. Per ulteriori dettagli, vedere PreserveUpstreamLogic (HDL Coder).

Generazione di codice PLC
Genera codice di testo strutturato con Simulink® PLC Coder™.

Cronologia versioni

Introduzione prima di R2006a

Vedi anche

Argomenti

• Simulate a Model Interactively