I need some guidance on how to create Verilog/VHDL code for any deep learning model using the Deep Learning HDL Toolbox.
The Deep Learning HDL Toolbox documentation states the following: "Deep Learning HDL Toolbox enables you to customize the hardware implementation of your deep learning network and generate portable, synthesizable Verilog and VHDL code for deployment on any FPGA or SoC (with HDL Coder and Simulink)."
I am interested in understanding how to generate this HDL code and where it will be located.
Regarding the examples you referenced, "Get Started with Deep Learning FPGA Deployment on Intel Arria 10 SoC" and "Human Pose Estimation by Using Segmentation DAG Network Deployed to FPGA", it seems the issue might be related to using shipped bitstreams, which may not generate HDL files. To generate the HDL code, you can create a custom processor configuration, as mentioned in the "Custom Deep Learning Processor Generation to Meet Performance Requirements" example. The "Generate Custom Generic Deep Learning Processor IP Core" page also provides another example that generates a custom deep learning processor IP core.
After running this example, a directory hierarchy may be created in the project folder, as shown in the screenshot below:
You may be able to locate the HDL code for the deep learning network in one of the following directories:
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