Sign

Indicare il segno di input

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Librerie:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

Descrizione

Per gli input reali, il blocco Sign genera il segno di input:

Input	Output
Maggiore di zero	1
Uguale a zero	0
Meno di zero	–1

Quando l'input u è uno scalare complesso, l'output del blocco corrisponde al risultato di MATLAB^® per:

sign(u) = u./ abs(u)

(1)

Esempi

Comportamento del blocco del segno per gli input reali

Questo esempio mostra come, per gli input vettoriali e matriciali, il blocco produca un vettore o una matrice in cui ciascun elemento è il segno dell'elemento di input corrispondente.

model='ex_sign_block_matrix_input_real.slx';
open_system(model)

Comportamento del blocco del segno per problemi complessi

Questo esempio mostra come il blocco utilizza la stessa formula che si applica agli input scalari, quando un elemento di un input vettoriale o matriciale è complesso.

model='ex_sign_block_matrix_input_complex.slx';
open_system(model)

Esempi approfonditi

Model Fault-Tolerant Fuel Control System

Combine Stateflow® with Simulink® to model hybrid systems. This type of modeling is particularly useful for systems that have numerous possible operational modes based on discrete events. Traditional signal flow is handled in Simulink while changes in control configuration are implemented in Stateflow. The model described in this example represents a fuel control system for a gasoline engine. The system is robust in that individual sensor failures are detected and the control system is dynamically reconfigured for uninterrupted operation.

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Modellazione dell'attrito stick-slip e degli arresti bruschi nel sistema massa-molla-smorzatore

Questo esempio mostra un modo in cui è possibile incorporare gli arresti bruschi e le variazioni di attrito del movimento stick-slip in un modello massa-molla-smorzatore.

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Porte

Input

Port_1 — Segnale di input

scalare | vettore | matrice

Segnale di input il cui segno determinerà l'output.

Il blocco supporta segnali di input complessi solo per i tipi di dati in virgola mobile double e single.

Tipi di dati: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Supporto numeri complessi: Sì

Output

Port_1 — Segnale di output

scalare | vettore | matrice

Segnale di output che corrisponde al segno del segnale di input.

Tipi di dati: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean
Supporto numeri complessi: Sì

Parametri

Abilitare il rilevamento dello zero-crossing — Abilitare il rilevamento dello zero-crossing

on (predefinito) | off

Selezionare per abilitare il rilevamento dello zero-crossing. Per ulteriori informazioni, vedere Zero-Crossing Detection.

Utilizzo programmatico

Parametro dei blocchi: ZeroCross

Tipo: vettore di caratteri | stringa

Valori: 'off' | 'on'

Impostazione predefinita: 'on'

Tempo di campionamento (-1 per ereditato) — Intervallo tra i campionamenti

-1 (predefinito) | scalare | vettore

Specificare l'intervallo di tempo tra i campionamenti. Per ereditare il tempo di campionamento, impostare questo parametro su -1. Per ulteriori informazioni, vedere Specifica del tempo di campionamento.

Dipendenze

Questo parametro è visibile solo se è stato impostato su un valore diverso da -1. Per saperne di più, vedere Blocks for Which Sample Time Is Not Recommended.

Utilizzo programmatico

Parametro dei blocchi: SampleTime

Tipo: scalare di stringhe o vettore di caratteri

Impostazione predefinita: "-1"

Caratteristiche del blocco

Tipi di dati:	Boolean | double | fixed point | integer | single
Passaggio diretto	sì
Segnali multidimensionali	no
Segnali di dimensioni variabili	no
Rilevamento zero-crossing	sì

Funzionalità estese

Generazione di codice C/C++
Genera codice C e C++ con Simulink® Coder™.

Generazione di codice HDL

Genera codice VHDL, Verilog e SystemVerilog per progetti FPGA e ASIC utilizzando HDL Coder™.

HDL Coder™ fornisce ulteriori opzioni di configurazione che influiscono sull'implementazione HDL e sulla logica sintetizzata.

Architettura HDL

Questo blocco ha un'architettura HDL predefinita.

Proprietà del blocco HDL

ConstrainedOutputPipeline	Numero di registri da posizionare sugli output spostando i ritardi esistenti nel progetto. La pipeline distribuita non ridistribuisce questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Numero di stadi della pipeline di input da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere InputPipeline (HDL Coder).
OutputPipeline	Numero di stadi della pipeline di output da inserire nel codice generato. La pipeline distribuita e la pipeline vincolata in output possono spostare questi registri. L'impostazione predefinita è 0. Per ulteriori dettagli, vedere OutputPipeline (HDL Coder).

Supporto di dati complessi

Questo blocco supporta la generazione di codici per segnali complessi.

Generazione di codice PLC
Genera codice di testo strutturato con Simulink® PLC Coder™.

Conversione a virgola fissa
Progetta e simula sistemi a virgola fissa con Fixed-Point Designer™.

Cronologia versioni

Introduzione prima di R2006a

Vedi anche

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