Rilevamento e risoluzione di bug
Simulink® Design Verifier™ utilizza metodi formali per identificare errori di progettazione difficili da individuare nei modelli senza richiedere test approfonditi o simulazioni. Gli errori di progettazione rilevati includono errori di runtime quali overflow di interi, divisione per zero e violazioni delle asserzioni di progettazione, nonché errori logici che indicano condizioni operative che non possono verificarsi. Utilizzare Simulink Design Verifier per evidenziare i blocchi in un modello contenenti errori di progettazione e i blocchi che risultano privi di errori. Per ogni blocco con un errore, calcolare i limiti dell'intervallo del segnale e generare un vettore di test che riproduca l'errore nella simulazione.
Nozioni di base sul rilevamento degli errori di progettazione
Categorie
- Rilevamento e risoluzione degli errori di runtime
Rilevare errori di progettazione, generare controesempi
- Rilevamento e risoluzione degli errori logici
Identificare gli errori logici nel modello utilizzando il rilevamento della logica morta
Esempi in primo piano
Detect Integer Overflow Errors
Detect integer overflow errors in a model by using design error detection analysis. Simulink® Design Verifier™ identifies the model constructs that may result in integer overflows and then either proves that the integer overflow cannot occur during simulation or generates test cases that demonstrates the integer overflow error.
Detect Out of Bound Array Access Example Model
Detect out of bound array access errors in a model.
Analyze Results for Dead Logic Analysis
Demonstrates how to isolate potential causes of dead logic using the sldvexCommonCausesOfDeadLogic model. Dead logic detection finds unreachable objectives in the model that cause the model element to remain inactive.
