Deep Learning HDL Toolbox fornisce funzioni e strumenti per la prototipazione e l’implementazione di reti di Deep Learning su FPGA e SoC. Fornisce inoltre bitstream predefiniti per l’esecuzione di reti di Deep Learning su FPGA e SoC supportati (con SoC Blockset per i dispositivi AMD e HDL Coder per i dispositivi Altera). Gli strumenti di profiling e stima consentono di personalizzare una rete di Deep Learning grazie all’esplorazione dei tradeoff di progettazione, prestazionali e relativi all’utilizzo delle risorse.
Puoi utilizzare il toolbox per personalizzare l’implementazione hardware della tua rete di Deep Learning. Inoltre, puoi generare codice Verilog®, SystemVerilog e VHDL® portabile e sintetizzabile per la distribuzione su qualsiasi dispositivo FPGA o SoC (con HDL Coder e Simulink).
Esecuzione dell’inferenza di reti basata su FPGA
Utilizza un processore di Deep Learning programmabile dotato di layer generici di Deep Learning controllati dalla logica di pianificazione per eseguire l’inferenza di reti basata su FPGA (con Deep Learning Toolbox).
Compilazione e distribuzione di reti
Compila la tua rete di Deep Learning con una serie di istruzioni eseguibili dal processore di Deep Learning. Distribuisci la rete sull’FPGA ed esegui previsioni acquisendo metriche delle prestazioni reali del dispositivo.
Introduzione ai bitstream FPGA predefiniti
Prototipa rapidamente reti Long Short-Term Memory (LSTM) utilizzando i bitstream predefiniti disponibili. Personalizza le configurazioni dei bitstream per soddisfare i requisiti di utilizzo delle risorse.
Distribuzione di reti su FPGA
Utilizza Deep Learning Toolbox per sviluppare reti RNN e CNN o importare una rete. Successivamente usa la funzione deploy per programmare FPGA AMD (con SoC Blockset) o FPGA Altera.
Esecuzione dell’inferenza basata su FPGA nelle applicazioni MATLAB
Esegui un’applicazione completa in MATLAB, inclusi il tuo testbench, gli algoritmi di pre-elaborazione e post-elaborazione e l’inferenza di Deep Learning basata su FPGA. Una singola funzione,predict, esegue l’inferenza sull’FPGA e restituisce i risultati nel area di lavoro di MATLAB.
Profiling dell’inferenza FPGA e ottimizzazione di progetti di rete
Utilizzando le metriche del profilo, ottimizza la configurazione della tua rete misurando la latenza a livello di layer mentre esegui previsioni sull’FPGA per individuare i colli di bottiglia prestazionali.
Compressione delle reti per la distribuzione su FPGA
Riduci l’utilizzo delle risorse comprimendo la tua rete di Deep Learning con la quantizzazione e il pruning. Analizza i tradeoff tra precisione e utilizzo delle risorse tramite il pacchetto di supporto Deep Learning Toolbox Model Compression Library.
Personalizzazione della configurazione del processore di Deep Learning
Specifica le opzioni dell’architettura hardware per l’implementazione del processore di Deep Learning, come il numero di thread paralleli o la dimensione massima dei layer.
Generazione di codice RTL sintetizzabile e core IP
Utilizza HDL Coder per generare RTL sintetizzabile dal processore di Deep Learning. Genera core IP con interfacce AXI standard per effettuare l’integrazione in progetti SoC AMD e Altera.
