HDL Coder consente la progettazione di alto livello per FPGA, SoC e ASIC generando codice Verilog e VHDL. Il codice HDL generato può essere utilizzato per la programmazione FPGA, la prototipazione ASIC e la progettazione di produzione.
Utilizza Mixed-Signal Blockset per modellare un PLL a N intero commerciale pronto all’uso con prescaler a modulo doppio che opera intorno ai 4 GHz. Verifica le prestazioni del PLL, tra cui il rumore di fase, i tempi di blocco e la frequenza operativa.
Allegro Microsystems spiega come è in grado di sfruttare MATLAB e Simulink per accelerare la prototipazione, semplificare la verifica basata su UVM e automatizzare la generazione di codice RTL per IC di sensori a segnali misti.
I modelli di Mixed-Signal Blockset forniscono modelli ed esempi aggiuntivi di sistemi tipici come PLL, ADC, SerDes e SMPS mettendo in evidenza l’integrazione analogico/digitale.
Progetta sistemi meccatronici con Simscape Electrical. Un attuatore elettromeccanico e un veicolo elettrico ibrido mostrano il valore della simulazione in un processo di progettazione.
Converti un modello di attuatore meccatronico in codice C e simula in una configurazione Hardware-In-the-Loop. I parametri di Simscape sono regolati in base al target in tempo reale.
Questo esempio mostra come un ADC (convertitore analogico-digitale) sigma-delta utilizza la modulazione sigma-delta per convertire un segnale di input analogico in un segnale di output digitale.
Questo corso di un giorno è incentrato sulla modellazione di sistemi in diversi domini fisici e sulla loro combinazione in un sistema multidominio nell’ambiente Simulink utilizzando Simscape.
Formazione a pagamento
Fase 3: Progettazione digitale con generazione di codice HDL
Guarda questo video suddiviso in cinque parti per saperne di più sulla progettazione FPGA con MATLAB. Scopri quali sono gli elementi più importanti da prendere in considerazione per il targeting di un algoritmo di elaborazione di segnali su hardware FPGA o ASIC.
Generazione di codice VHDL o Verilog sintetizzabile e indipendente dalla destinazione direttamente da modelli a virgola mobile a precisione singola, doppia o mezza.
Impara le nozioni base della matematica a virgola fissa e come applicare queste conoscenze per implementare il tuo progetto in modo efficiente su hardware FPGA.
In queste tre giornate di corso ripasseremo i concetti fondamentali relativi ai DSP dal punto di vista dell’implementazione nella struttura interna di un FPGA.
Instructor-Led Training
Fase 4: Panoramica della verifica di segnali ibridi
Testa e verifica progettazioni per FPGA, ASIC e SoC con HDL Verifier. Verifica RTL con test bench in MATLAB o Simulink utilizzando la cosimulazione con simulatori HDL. Usa questi test bench con le schede di sviluppo per verificare le implementazioni HDL nell’hardware.
Questo esempio mostra come costruire un test bench comportamentale utilizzando la generazione di componenti DPI-C di SystemVerilog.
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