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Rambus sviluppa blocchi DSP per ASIC utilizzando la sintesi di alto livello con HDL Coder
“Di solito, i team di verifica e back-end non possono avviare l'integrazione finché non è pronta la prima versione dell'RTL basato sulle specifiche, che potrebbe ancora contenere dei bug. Grazie a questo workflow basato su HDL Coder, è possibile generare HDL da un modello verificato a livello di sistema con un clic di un pulsante, risparmiando mesi e garantendo un punto di partenza di alta qualità per questi team.”
Risultati chiave
- Il processo di progettazione è stato accelerato da un anno a tre mesi e la produttività è aumentata grazie alla generazione di codice HDL, con l’80% del codice generato mantenuto nell’implementazione finale.
- Lo sviluppo dell’ambiente di verifica è iniziato a partire dal codice RTL generato automaticamente, procedendo in parallelo con lo sviluppo dell’RTL personalizzato.
- Il passaggio tra generazioni di progetto diverse o tra implementazioni della stessa generazione ha richiesto modifiche limitate al modello Simulink pronto per HDL.
Workflow per DSP ASIC mediante generazione di codice HDL con personalizzazione e verifica RTL.
I dispositivi di comunicazione odierni integrano algoritmi complessi di elaborazione del segnale implementati in circuiti integrati specifici per l’applicazione (ASIC) per garantire prestazioni superiori, ridurre i costi del prodotto finale e abbassare i consumi energetici. Il processo di implementazione fisica degli ASIC è lungo. Inizia prima che la verifica dell’RTL sia completata e richiede l’integrazione manuale di addizionatori e moltiplicatori ottimizzati, oltre a funzionalità di debug e osservabilità dell’RTL.
Ehud Nir, direttore dell’ingegneria digitale presso Rambus, doveva sviluppare il DSP per un PHY PCIe Gen6 con tempi stretti e risorse di ingegneria limitate. Un progetto precedente per un design simile aveva richiesto il lavoro di un progettista ASIC per scrivere il codice RTL e di un ingegnere di verifica per sviluppare i testbench, impegnati per 12 mesi. Poiché l'architetto del sistema aveva utilizzato MATLAB® e Simulink® per modellare il serializzatore/deserializzatore Gen6 completo (SerDes), incluso il DSP, Ehud ha deciso di provare ad accelerare il processo di progettazione utilizzando HDL Coder™ per generare un riferimento RTL per l'implementazione ASIC direttamente dal modello Simulink.
Per iniziare, l’architetto di sistema ha convertito il modello Simulink in virgola mobile del SerDes DSP in virgola fissa. Dopo aver verificato che il modello soddisfacesse le specifiche e le caratteristiche elettriche richieste, un progettista digitale ASIC ha generato il codice RTL dal modello in virgola fissa utilizzando HDL Coder. Questo modello di riferimento è stato rigenerato più volte da Simulink durante il processo di progettazione, a causa dell’evoluzione dei requisiti, come ad esempio le modifiche al filtro digitale front-end.
Il codice RTL generato con HDL Coder ha fornito un punto di riferimento per il team di verifica, che ha potuto avviare la verifica a livello di IP, e per i team di back-end, che hanno iniziato la progettazione fisica. Nel frattempo, il progettista digitale ha personalizzato il codice RTL sviluppando la logica combinatoria e sequenziale per ridurre i consumi e introdurre modalità a basso consumo. Utilizzando l'RTL generato come riferimento è stato possibile effettuare un confronto gerarchico completo tra l'RTL personalizzato e il riferimento RTL generato. Con l’aggiunta di asserzioni, il codice RTL personalizzato poteva essere verificato tramite simulatori HDL per assicurarsi che fosse accurato a livello di bit e di ciclo rispetto al modello di riferimento. Di conseguenza, un solo ingegnere è riuscito a produrre una netlist DSP completamente verificata e priva di problemi di temporizzazione in meno di tre mesi, rispetto ai due ingegneri impegnati per 12 mesi nel progetto precedente. Il chip di test ASIC del PHY Gen6 alimentato da questo DSP è stato validato in laboratorio con successo al primo tentativo.
I prodotti utilizzati
