HDL Coder supporta la progettazione ad alto livello per FPGA, SoC e ASIC generando codice Verilog®, SystemVerilog e VHDL® portabile e sintetizzabile da funzioni MATLAB, modelli Simulink e diagrammi Stateflow. Il codice HDL generato può essere utilizzato per la programmazione FPGA, la prototipazione ASIC e la progettazione di produzione.
HDL Coder include un Workflow Advisor che automatizza la prototipazione del codice generato su schede Xilinx®, Intel® e Microchip e genera core IP per i workflow ASIC e FPGA. È possibile attuare ottimizzazioni in termini di velocità e area, evidenziare percorsi critici e generare stime di utilizzo delle risorse prima della sintesi. HDL Coder fornisce tracciabilità tra i modelli Simulink e il codice generato Verilog, SystemVerilog e VHDL, consentendo la verifica del codice per applicazioni ad alta integrità conformi agli standard DO-254 e ad altri standard.
Progettazione hardware ad alto livello
Progetta il tuo sottosistema scegliendo tra oltre 300 blocchi Simulink e funzioni MATLAB compatibili con HDL; aggiungi diagrammi Stateflow, modelli Simscape e reti di Deep Learning. Simula il comportamento hardware del progetto, esplora architetture alternative e genera Verilog, SystemVerilog o VHDL sintetizzabile utilizzando tipi di dati a virgola fissa o mobile o una combinazione di entrambi.
Soluzione indipendente dal fornitore
Genera RTL sintetizzabile ottimizzato per FPGA dei fornitori leader del settore e usalo anche con ASIC. Riutilizza gli stessi modelli per la generazione di codice per la prototipazione e la produzione.
Ottimizzazione della progettazione
Esplora un’ampia gamma di architetture hardware e opzioni di quantizzazione a virgola fissa prima dell’implementazione di un codice RTL. Usa le ottimizzazioni di sintesi ad alto livello come la condivisione delle risorse, l’inserimento in pipeline e il bilanciamento del ritardo che si mappano in modo efficiente sulle risorse del dispositivo, quali logica, DSP e RAM.
Dispositivi basati su FPGA
Genera codice RTL per una mappatura efficiente su dispositivi FPGA e SoC. Mappa gli ingressi e le uscite sui registri AXI e I/O a livello di dispositivo usando i pacchetti di supporto hardware per le schede più utilizzate oppure definisci un tuo progetto di riferimento personalizzato.
Workflow ASIC
Progetta e verifica la tua architettura e la funzionalità di hardware di alto livello nel contesto del tuo sistema misto analogico, digitale e software. Genera RTL con risultati di alta qualità (QoR) oppure genera SystemC sintetizzabile da usare con Cadence® Stratus HLS.
Sviluppo di applicazioni
Progetta algoritmi di comunicazione con i sottosistemi e i blocchi di Wireless HDL Toolbox oppure sviluppa implementazioni di streaming di algoritmi di elaborazione della visione con Vision HDL Toolbox. Implementa sistemi di controllo motore complessi e a bassa latenza.
Esempi (Comunicazioni, Visione, Controllo motori)
Progettazione per hardware
Sviluppa algoritmi che funzionano in modo efficiente sui dati di streaming. Aggiungi dettagli alle architetture hardware con blocchi Simulink compatibili con HDL, blocchi di funzioni MATLAB personalizzati e grafici Stateflow.
Simulazione e test in tempo reale
Esegui il targeting di moduli I/O Speedgoat FPGA programmabili utilizzando HDL Workflow Advisor. Effettua una simulazione con Simulink Real-Time, oppure utilizza moduli FPGA I/O aggiuntivi di dSPACE e NI. Genera codice HDL nativo a virgola mobile per semplificare i workflow per la prototipazione ad alta precisione.
Verifica anticipata
Verifica il codice HDL generato con testbench MATLAB e Simulink utilizzando la cosimulazione con i principali simulatori HDL (richiede HDL Verifier).
Risorse sui prodotti:
"Simulink favorisce la comunicazione tra gli architetti di sistema e i progettisti di hardware. È come un linguaggio condiviso che ci permette di scambiare conoscenze, idee e progettazioni. Grazie a Simulink e HDL Coder ci siamo potuti concentrare sullo sviluppo dei nostri algoritmi e sul perfezionamento della progettazione attraverso la simulazione, piuttosto che sul controllo della sintassi VHDL e delle regole di codifica".
Domande frequenti su HDL Coder
HDL Coder è uno strumento di generazione di codice che genera codice Verilog, SystemVerilog e VHDL portabile e sintetizzabile da funzioni MATLAB, modelli Simulink e Simscape e diagrammi Stateflow per la programmazione di FPGA, la prototipazione ASIC e la progettazione di produzione. HDL Coder genera inoltre codice SystemC sintetizzabile, integrandosi con Cadence Stratus HLS.
HDL Coder supporta la progettazione ad alto livello per FPGA, SoC e ASIC.
HDL Coder supporta più di 300 blocchi Simulink e funzioni MATLAB compatibili con HDL, oltre a diagrammi Stateflow e modelli Simscape.
Sì, HDL Coder è in grado di generare codice HDL sintetizzabile utilizzando tipi di dati a virgola fissa o mobile o una combinazione di entrambi.
HDL Coder consente di attuare ottimizzazioni in termini di velocità e area, evidenziare percorsi critici, generare stime di utilizzo delle risorse prima della sintesi e utilizzare ottimizzazioni di sintesi ad alto livello come la condivisione delle risorse, l’inserimento in pipeline e il bilanciamento del ritardo.
HDL Coder fornisce tracciabilità tra i modelli Simulink e il codice generato Verilog, SystemVerilog e VHDL, consentendo la verifica del codice per applicazioni ad alta integrità conformi agli standard DO-254 e ad altri standard.
Sì, HDL Coder genera codice RTL ottimizzato in termini di PPA (Power-Performance-Area) per i workflow ASIC ed è anche in grado di generare codice SystemC sintetizzabile da utilizzare con Cadence Stratus HLS.
Sì, HDL Coder include un Workflow Advisor che automatizza la prototipazione del codice generato su schede FPGA e genera core IP per workflow ASIC e FPGA.
