HDL Coder
Genera codice VHDL e Verilog per progetti FPGA e ASIC
HDL Coder genera codice Verilog® e VHDL® trasmissibile e sintetizzabile da funzioni MATLAB® , modelli Simulink® e digrammi Stateflow® . Il codice HDL generato può essere utilizzato per la programmazione FPGA o la prototipazione e progettazione ASIC.
HDL Coder fornisce un advisor del flusso di lavoro che automatizza la programmazione di Xilinx®, Microsemi® e FPGA Intel®. È possibile controllare l’architettura HDL e l’implementazione, evidenziare percorsi critici e generare stime di utilizzo delle risorse hardware. HDL Coder fornisce tracciabilità tra il modello Simulink e il codice generato Verilog e VHDL, consentendo la verifica del codice per applicazioni ad alta integrità conformemente allo standard DO-254 e ad altri standard.
Generazione di codice HDL
Sviluppa e verifica progetti hardware a un alto livello di astrazione e genera automaticamente codice RTL sintetizzabile per i dispositivi PGA, ASIC o SoC.
Progettazione hardware ad alto livello
Progetta il tuo sottosistema scegliendo tra oltre 300 blocchi Simulink per HDL, funzioni MATLAB e diagrammi Stateflow. Simula il comportamento hardware del progetto, esplora architetture alternative e genera Verilog o VHDL sintetizzabile.
Architettura hardware di un algoritmo di rivelazione di impulso
Vendor-independent
Genera RTL sintetizzabile da utilizzare nell’ampia gamma di flussi di lavoro di implementazione e nei dispositivi FPGA, ASIC e SoC. Riutilizza gli stessi modelli per la generazione di codice di prototipo e di produzione.
Generazione di RTL sintetizzabile vendor-indipendent efficiente che può essere distribuito su qualsiasi dispositivo FPGA, ASIC o SoC.
Codice HDL leggibile e tracciabile
Conformati agli standard di sicurezza funzionali come gli standard DO-254, ISO 26262 e IEC 61508 mantenendo tracciabilità fra i requisiti, il modello e il codice HDL. Il codice generato HDL è conforme alle regole degli standard d’industria ed è leggibile per le revisioni del codice.
Codice HDL generato collegato al modello sorgente e ai requisiti.
Chiusura di progettazione prevedibile
Consenti a progettisti di algoritmi e hardware di lavorare insieme in un unico ambiente dove possono applicare le loro competenze individuali ed eliminare la mancanza di comunicazione esistente nei flussi di lavoro tradizionali che si affidano a documenti di specifiche e codice RTL codificato a mano.
Sviluppo hardware più veloce
Fai convergere in modo più efficiente le progettazioni di sistemi di alta qualità integrando la progettazione di algoritmi e hardware in un unico ambiente. Scopri come l’implementazione dell’hardware può influenzare i vincoli dell’algoritmo fin dalle prime fasi del flusso di lavoro.
Collabora per aggiungere i dettagli di implementazione dell’hardware agli algoritmi fin dall’inizio del flusso di lavoro.
Progettazioni più ottimizzate
Esplora un’ampia gamma di architettura software e opzioni di quantizzazione a virgola fissa prima dell’implementazione di un codice RTL. Le ottimizzazioni di sintesi ad alto livello eseguono una mappatura efficiente nelle risorse del dispositivo, quali logica, DSP e RAM.
Esplora in modo rapido un’ampia gamma di opzioni di implementazione.
Verifica anticipata
Simula la funzionalità digitale, analogica e del software a livello di sistema all’inizio del flusso di lavoro e integra continuamente mentre affini i modelli per l’implementazione. Controlla suite di test, misura test coverage e genera componenti per un jumpstart della verifica del codice RTL.
Verifica e ed esegui il debug di funzionalità ad alto livello e genera modelli per la verifica del codice RTL.
Distribuzione FPGA, ASIC e SoC
Distribuisci su prototipo o prodotto hardware. Individua automaticamente un’ampia gamma di dispositivi e schede.
Dispositivi basati su FPGA
Genera un RTL che mappa in maniera efficiente sui dispositivi Xilinx, Intel e Microsemi FPGA e SoC. Mappa gli ingressi e le uscite a livello del dispositivo dei registri I/O e AXI utilizzando pacchetti di supporto per hardware per schede popolari o definisci un progetto di riferimento personalizzato.
Testa un algoritmo di comunicazione wireless su una scheda di prototipo FPGA.
Simulazione in tempo reale e test
Individua moduli programmabili FPGA I/O da Speedgoat utilizzando l’HDL Workflow Advisor e simula con Simulink Real-Time™. La generazione di codice HDL a virgola mobile nativa semplifica i flussi di lavoro per prototipazione ad elevata precisione.
Utilizzo dell’HDL Workflow Advisor per individuare una scheda Speedgoat FPGA I/O.
Applicazioni principali
Progetta e genera codice per l’elaborazione di segnali e applicazioni di controllo che richiedono le prestazioni e l’efficienza di hardware digitali personalizzati.
Comunicazioni wireless
Progetta algoritmi a livello di sistema utilizzando segnali dal vivo o acquisiti, quindi aggiungi dettagli di architettura hardware o riutilizza sottosistemi o blocchi da LTE HDL Toolbox™. Distribuisci su piattaforme Software-Defined Radio (SDR) preconfigurate o su hardware target personalizzati.
Implementazione di architetture hardware per algoritmi di comunicazioni wireless.
Controllo di motori elettrici
Implementa sistemi di controllo complessi a bassa latenza su hardware FPGA, ASIC o SoC mantenendo la precisione virgola mobile se necessario. Simula con modelli di impianto, distribuisci nei sistemi prototipo e riutilizza modelli per la distribuzione della produzione.
Genera HDL da algoritmi di controllo motori a virgola mobile.
Elaborazione video e immagini
Genera RTL efficiente da blocchi e sottosistemi Vision HDL Toolbox™ che modellano implementazioni di hardware di streaming di algoritmi di elaborazione della visione. Migliora gli algoritmi modellando la latenza di transazione memoria e software con SoC Blockset™.
Blocchi per l’elaborazione di immagini e video ottimizzati per HDL.
Modellazione dell’impianto HIL
Esegui simulazioni in tempo reale di modelli dell’impianto hardware-in-the-loop (HIL) Simscape™ complessi sui sistemi rapid control prototyping FPGA. Utilizza il Simscape HDL Workflow Advisor per programmare automaticamente moduli Speedgoat FPGA I/O.
Conversione di un modello di impianto Simscape da distribuire su una scheda Speedgoat FPGA I/O.
Flusso di lavoro di progettazione e verifica
Collegare la progettazione di algoritmi a implementazioni hardware comporta più della semplice generazione di codice HDL. Scopri le migliori best practice utilizzate nei flussi di lavoro di prototipazione e produzione.
Progettazione per hardware
Sviluppa algoritmi che funzionano in maniera efficiente su dati in streaming. Aggiungi dettagli di architettura hardware con blocchi Simulink per HDL, blocchi MATLAB Function e grafici Stateflow.
Da virgola mobile a virgola fissa
Nella quantizzazione a virgola fissa, la precisione numerica viene sostituita dalla precisione di implementazione. Fixed-Point Designer™ aiuta l’automazione e la gestione del processo, mentre la generazione di codice HDL a virgola mobile nativa fornisce precisione per un’ampia gamma di operazioni dinamiche.
Automatizza la quantizzazione a virgola fissa, sintetizza utilizzando la virgola mobile nativa o utilizza una combinazione di entrambe.
Prototipazione e verifica
Sposta a sinistra la verifica (shift-left) per eliminare prima i bug e assicurarti che le funzioni dell’hardware siano conformi al contesto di sistema. Utilizza un HDL Verifier™ per eseguire il debug di prototipi FPGA direttamente da MATLAB e Simulink e per generare componenti per velocizzare la verifica RTL.
Verifica funzionalità ad alto livello, simula HDL generato su FPGA collegato a Simulink e genera modelli.
Funzionalità recenti
Ottimizzazione blocco MATLAB Function
consente di abbinare la condivisione delle risorse e l’ottimizzazione della pipeline dei blocchi MATLAB Function con altri blocchi Simulink
Mappatura Xilinx UltraRAM
consente di mappare blocchi RAM HDL a risorse di memoria UltraRAM sui dispositivi Xilinx supportati
Virgola mobile nativa nei blocchi MATLAB Function
consente di generare codice HDL in virgola mobile indipendente dal target a partire da blocchi MATLAB personalizzati all’interno di Simulink
Architettura matematica in virgola fissa
utilizzo dell’architettura ShiftAdd per generare implementazioni più accurate e a frequenza superiore di operazioni di divisione e reciproco
Appiattimento gerarchico ottimizzato
streaming e condivisione delle risorse durante la generazione di codice HDL non gerarchico per ridurre il numero di file generati
Guarda le note di rilascio per ulteriori informazioni su queste caratteristiche e sulle funzioni corrispondenti.
