HDL Coder

Genera codice VHDL e Verilog per progetti FPGA e ASIC

HDL Coder™ consente di fare progetti di alto livello per FPGA, SoC e ASIC generando codice Verilog^® e VHDL^® portabile e sintetizzabile da funzioni MATLAB^®, modelli Simulink^® e grafici Stateflow^®. Il codice HDL generato può essere utilizzato per la programmazione FPGA, la prototipazione ASIC e la progettazione di produzione.

HDL Coder include un Workflow Advisor che automatizza la prototipazione del codice generato su schede Xilinx^®, Intel^® e Microchip e genera core IP per i workflow ASIC e FPGA. È possibile attuare ottimizzazioni in termini di velocità e area, evidenziare percorsi critici e generare stime di utilizzo delle risorse prima della sintesi. HDL Coder fornisce tracciabilità tra i modelli Simulink e il codice generato Verilog e VHDL, consentendo la verifica del codice per applicazioni ad alta integrità conformemente allo standard DO-254 e ad altri standard.

Che cos’è HDL Coder?

Diagramma di un’architettura hardware di un algoritmo di rilevazione degli impulsi.

Progettazione hardware ad alto livello

Progetta il tuo sottosistema scegliendo tra oltre 300 blocchi Simulink e funzioni MATLAB compatibili con HDL; aggiungi diagrammi Stateflow, modelli Simscape™ e reti di Deep Learning. Simula il comportamento hardware del progetto, esplora architetture alternative e genera Verilog o VHDL sintetizzabile usando tipi di dati a virgola fissa o mobile o una combinazione di entrambi.

Documentazione | Esempi

Diagramma che illustra HDL sintetizzabile in workflow FPGA e ASIC.

Soluzione indipendente dal fornitore

Genera RTL sintetizzabile ottimizzato per FPGA dei fornitori leader del settore e usalo anche con ASIC. Riutilizza gli stessi modelli per la generazione di codice per la prototipazione e la produzione.

Documentazione | Esempi

Grafico di velocità/area per diverse opzioni di implementazione. Architetture completamente in parallelo e completamente in pipeline per un filtro FIR.

Ottimizzazione di progettazione

Esplora un’ampia gamma di architetture hardware e opzioni di quantizzazione a virgola fissa prima dell’implementazione di un codice RTL. Usa le ottimizzazioni di sintesi ad alto livello come la condivisione delle risorse, l’inserimento in pipeline e il bilanciamento del ritardo che eseguono una mappatura efficiente in base alle risorse del dispositivo, quali logica, DSP e RAM.

Documentazione | Esempi

Schede di sviluppo con FPGA Xilinx, Microchip e Intel.

Dispositivi basati su FPGA

Genera un RTL capace di eseguire mappature in maniera efficiente sui dispositivi FPGA e SoC Xilinx, Intel e Microchip. Mappa gli ingressi e le uscite sui registri AXI e I/O a livello di dispositivo usando i pacchetti di supporto hardware per le schede più utilizzate oppure definisci un tuo progetto di riferimento personalizzato.

Documentazione | Esempi

Fasi del processo per il targeting degli algoritmi MATLAB e Simulink su ASIC.

Workflow ASIC

Progetta e verifica la tua architettura e la funzionalità di hardware di alto livello nel contesto del tuo sistema misto analogico, digitale e software. Genera RTL con risultati di alta qualità (QoR) oppure genera SystemC sintetizzabile da usare con Cadence^® Stratus HLS.

Documentazione | Esempi

Fermo immagine di una fotocamera su cruscotto con un modello Simulink per l’elaborazione video e Logic Analyzer.

Sviluppo di applicazioni

Progetta algoritmi di comunicazione con i sottosistemi e i blocchi di Wireless HDL Toolbox™ oppure sviluppa implementazioni di streaming di algoritmi di elaborazione della visione con Vision HDL Toolbox™. Implementa sistemi di controllo motore complessi e a bassa latenza.

Esempi (comunicazioni, visione, controllo motori)

Diagramma di un workflow di alto livello per una conversione automatizzata da frame a campione.

Progettazione per hardware

Sviluppa algoritmi che funzionano in modo efficiente sui dati di streaming. Aggiungi dettagli alle architetture hardware con blocchi Simulink compatibili con HDL, blocchi di funzioni MATLAB personalizzati e grafici Stateflow.

Documentazione | Tutorial

Schede I/O Speedgoat FPGA sovrapposte a un modello Simulink che mostra un blocco FPGA.

Simulazione e test in tempo reale

Esegui il targeting di moduli I/O Speedgoat FPGA programmabili e di moduli di terze parti simili usando HDL Workflow Advisor ed esegui simulazioni con Simulink Real-Time™. Usa la generazione di codice HDL virgola mobile nativo (9:19) per semplificare i workflow e realizzare prototipi più accurati.

Documentazione | Esempi

Verifica anticipata

Usa HDL Verifier™ per assicurarti che l’RTL generato funzioni come previsto nel contesto del sistema. Verifica l’HDL generato con test bench MATLAB e Simulink usando la cosimulazione con i principali simulatori HDL. Usa i test FPGA-in-the-loop per verificare l’implementazione del tuo progetto su schede di sviluppo FPGA.

Documentazione | Esempi

Risorse sui prodotti:

Documentazione Esempi Video Requisiti Note della release Funzioni Blocchi Articoli tecnici

Philips Healthcare sviluppa un sottosistema digitale intelligente per l'energia RF per i sistemi MRI

"Simulink favorisce la comunicazione tra gli architetti di sistema e i progettisti di hardware. È come un linguaggio condiviso che ci permette di scambiare conoscenze, idee e progettazioni. Grazie a Simulink e HDL Coder ci siamo potuti concentrare sullo sviluppo dei nostri algoritmi e sul perfezionamento della progettazione attraverso la simulazione, piuttosto che sul controllo della sintassi VHDL e delle regole di codifica".
Marcel van Bakel, Philips Healthcare

Visualizza altri casi dei clienti