HDL Coder

Genera codice VHDL e Verilog per progetti FPGA e ASIC

HDL Coder genera codice Verilog^® e VHDL^® trasmissibile e sintetizzabile da funzioni MATLAB^®, modelli Simulink^® e digrammi Stateflow^®. Il codice HDL generato può essere utilizzato per la programmazione FPGA o la prototipazione e progettazione ASIC.

HDL Coder fornisce un advisor del flusso di lavoro che automatizza la programmazione di Xilinx^®, Microsemi^® e FPGA Intel^®. È possibile controllare l’architettura HDL (49:42) e l’implementazione, evidenziare percorsi critici e generare stime di utilizzo delle risorse hardware. HDL Coder fornisce tracciabilità tra il modello Simulink e il codice generato Verilog e VHDL, consentendo la verifica del codice per applicazioni ad alta integrità conformemente allo standard DO-254 e ad altri standard.

Inizia ora:

Generazione di codice HDL
"Design Closure" prevedibile
Distribuzione FPGA, ASIC e SoC
Applicazioni principali
Flusso di lavoro di progettazione e verifica

Cos'è HDL Coder?

Generazione di codice HDL

Sviluppa e verifica progetti hardware a un alto livello di astrazione e genera automaticamente codice RTL sintetizzabile per i dispositivi PGA, ASIC o SoC.

Progettazione hardware ad alto livello

Progetta il tuo sottosistema scegliendo tra oltre 300 blocchi Simulink per HDL, funzioni MATLAB e diagrammi Stateflow. Simula il comportamento hardware del progetto, esplora architetture alternative e genera Verilog o VHDL sintetizzabile.

Blocchi supportati per la generazione di codice HDL

Flusso di progettazione Model-Based a segnali misti per sensori automotive (25:45)

Progettazione di banchi di prova radio utilizzando HDL Coder (22:43)

Hardware Design

Aggiungi l’architettura hardware alla progettazione di algoritmi.

Architettura hardware di un algoritmo di rivelazione di impulso

Vendor-independent

Genera RTL sintetizzabile da utilizzare nell’ampia gamma di flussi di lavoro di implementazione e nei dispositivi FPGA, ASIC e SoC. Riutilizza gli stessi modelli per la generazione di codice di prototipo e di produzione.

Accelerazione dello sviluppo dei sensori con la prototipazione rapida e la progettazione basata su modello

Semtech accelera lo sviluppo di FPGA e ASIC per ricevitori digitali

Distribuisci algoritmi in qualsiasi hardware FPGA, ASIC o SoC.

Generazione di RTL sintetizzabile vendor-indipendent efficiente che può essere distribuito su qualsiasi dispositivo FPGA, ASIC o SoC.

Codice HDL leggibile e tracciabile

Conformati agli standard di sicurezza funzionali come gli standard DO-254, ISO 26262 e IEC 61508 mantenendo tracciabilità fra i requisiti, il modello e il codice HDL. Il codice generato HDL è conforme alle regole degli standard d’industria ed è leggibile per le revisioni del codice.

Workflow ASIC e FPGA per ISO 26262 e IEC 61508 (3:06)

Ottenere la conformità STARC e DO-254 utilizzando il codice generato HDL Coder

Progettazione model-based di sistemi cruciali per la sicurezza Avionics (21:59)

L'approccio definitivo alla progettazione Model-Based per applicazioni FPGA critiche per la sicurezza (23:12)

Implementazione della progettazione Model-Based per garantire la conformità alla certificazione DO-254

HDL Coder genera codice leggibile e sintetizzabile che viene collegato al modello da cui è generato.

Codice HDL generato collegato al modello sorgente e ai requisiti.

"Design Closure" prevedibile

Consenti a progettisti di algoritmi e hardware di lavorare insieme in un unico ambiente dove possono applicare le loro competenze individuali ed ovviare alla mancanza di comunicazione esistente nei flussi di lavoro tradizionali che generalmente si affidano a documenti di specifiche e codice RTL codificato a mano.

Sviluppo hardware più veloce

Fai convergere in modo più efficiente le progettazioni di sistemi di alta qualità integrando la progettazione di algoritmi e hardware in un unico ambiente. Scopri come l’implementazione dell’hardware può influenzare i vincoli dell’algoritmo fin dalle prime fasi del flusso di lavoro.

Hitachi promuove l'adozione Model- Based Design per lo sviluppo di sistemi di comunicazione

Philips Healthcare sviluppa un sottosistema di alimentazione RF digitale intelligente per sistemi MRI

Collabora per aggiungere i dettagli di implementazione dell’hardware agli algoritmi fin dall’inizio del flusso di lavoro.

Progetti ottimizzati

Esplora un’ampia gamma di architettura software e opzioni di quantizzazione a virgola fissa prima dell’implementazione di un codice RTL. Le ottimizzazioni di sintesi ad alto livello eseguono una mappatura efficiente nelle risorse del dispositivo, quali logica, DSP e RAM.

Generazione di codici HDL per canalizzatori Gigasamples-Per-Second (GSPS)

Implementazione a virgola fissa efficiente di un filtro su un FPGA (2:11)

Prototipazione rapida utilizzando HDL Coder (20:51)

La progettazione ad altri livelli di astrazione consente la rapida esplorazione di un’ampia gamma di architetture hardware e opzioni di implementazione.

Esplora in modo rapido un’ampia gamma di opzioni di implementazione.

Verifica anticipata

Simula la funzionalità digitale, analogica e del software a livello di sistema all’inizio del flusso di lavoro e integra continuamente mentre affini i modelli per l’implementazione. Controlla suite di test, misura test coverage e genera componenti per un jumpstart della verifica del codice RTL.

Miglioramento della verifica RTL con la connessione a MATLAB (41:03)

Verifica, convalida e test di Simulink

Sposta a sinistra la verifica (shift-left) per trovare prima i bug quando vengono introdotti e genera modelli DPI-C di SystemVerilog per avviare prima la verifica del codice RTL.

Verifica e ed esegui il debug di funzionalità ad alto livello e genera modelli per la verifica del codice RTL.

Distribuzione FPGA, ASIC e SoC

Distribuisci su prototipo o prodotto hardware. Individua automaticamente un’ampia gamma di dispositivi e sched.

Dispositivi basati su FPGA

Genera un RTL che mappa in maniera efficiente sui dispositivi Xilinx, Intel e Microsemi FPGA e SoC. Mappa gli ingressi e le uscite a livello del dispositivo dei registri I/O e AXI utilizzando pacchetti di supporto per hardware per schede popolari o definisci un progetto di riferimento personalizzato.

Hardware e strumenti di sintesi FPGA supportati

Controllo più rapido e accurato di motori elettrici a riluttanza commutata con SoC Zynq (24:20)

Distribuzione di algoritmi MATLAB a FPGA per la prototipazione

Individua le piattaforme di prototipo FPGA o personalizza le schede FPGA per la produzione.

Testa un algoritmo di comunicazione wireless su una scheda di prototipo FPGA.

Flussi di lavoro ASIC

Progetta e verifica la funzionalità di hardware e architetture di alto livello nel contesto di sistemi software analogici, digitali e misti. Quindi, genera codice RTL leggibile e conforme alle regole che fornisce risultati di alta qualità (QoR) su hardware ASIC.

Faraday accelera lo sviluppo SIP e riduce il numero di gate motore ECC del controller Flash NAND del 57% con la progettazione basata su modello

Progettazione e verifica top-down di FPGA e ASIC con MATLAB

Progettazione ASIC Model-Based a bassissima potenza per dispositivi medici impiantabili utilizzando HDL Coder

Simulazione in tempo reale e test

Esegui il targeting di moduli I/O FPGA programmabili da Speedgoat e altri utilizzando HDL Workflow Advisor e simula utilizzando Simulink Real-Time™. La generazione di codice HDL a virgola mobile nativa (9:19) semplifica i flussi di lavoro per prototipazione ad elevata precisione.

Programmazione e configurazione della scheda Speedgoat FPGA I/O

Soluzioni CPU, FPGA e I/O per simulazioni e test in tempo reale con Simulink (16:24)

Importazione delle esportazioni di HDL Coder in FPGA NI LabVIEW

Esegui simulazione in tempo reale implementando un sottosistema Simulink su una scheda Speedgoat FPGA I/O.

Utilizzo dell’HDL Workflow Advisor per individuare una scheda Speedgoat FPGA I/O.

Applicazioni principali

Progetta e genera codice per l’elaborazione di segnali e applicazioni di controllo che richiedono le prestazioni e l’efficienza di hardware digitali personalizzati.

Comunicazioni wireless

Progetta algoritmi a livello di sistema utilizzando segnali dal vivo o acquisiti, quindi aggiungi dettagli di architettura hardware o riutilizza sottosistemi o blocchi da Wireless HDL Toolbox™. Distribuisci su piattaforme Software-Defined Radio (SDR) preconfigurate o su hardware target personalizzati.

Dallo standard wireless alla Software-Defined Radio: Implementazione FPGA di un progetto LTE (41:52)

Algoritmi 5G/esperti del settore presso Huawei: Uno sguardo ravvicinato

Supporto per SDR Zynq di Communications Toolbox

Xilinx RFSoC Support from HDL Coder

Progetta implementazioni hardware di 5G, LTE, WLAN o algoritmi di comunicazione wireless personalizzati.

Implementazione di architetture hardware per algoritmi di comunicazioni wireless.

Controllo di motori elettrici

Implementa sistemi di controllo complessi a bassa latenza su hardware FPGA, ASIC o SoC mantenendo la precisione virgola mobile (9:19) se necessario. Simula con modelli di impianto, distribuisci nei sistemi prototipo e riutilizza modelli per la distribuzione della produzione.

Prototipazione di controllori di motore basati su SoC con MATLAB e Simulink (19:41)

3T sviluppa un sistema di frenata di emergenza per robot con una progettazione basata su modelli

Sviluppo di software di controllo per convertitori di potenza per acceleratori di particelle J-PARC

Distribuzione di algoritmi di controllo motori su FPGA – Panoramica (4:03)

Distribuisci progetti di controllo di motori elettrici ad alta velocità e ad elevata complessità negli hardware FPGA o ASIC.

Genera HDL da algoritmi di controllo motori a virgola mobil.

Elaborazione video e immagini

Genera RTL efficiente da blocchi e sottosistemi Vision HDL Toolbox™ che modellano implementazioni di hardware di streaming di algoritmi di elaborazione della visione. Migliora gli algoritmi modellando la latenza di transazione memoria e software con SoC Blockset™.

Elaborazione della visione per FPGA (5 Video)

Elaborazione della nuvola di punti con HDL Coder (20:59)

Supporto per Xilinx Zynq da Vision HDL Toolbox

Implementa efficienti hardware per l’elaborazione di immagini e video ad alta velocità.

Blocchi per l’elaborazione di immagini e video ottimizzati per HDL.

Modellazione dell’impianto HIL

Esegui simulazioni in tempo reale di modelli dell’impianto hardware-in-the-loop (HIL) Simscape™ complessi sui sistemi rapid control prototyping FPGA. Utilizza il Simscape HDL Workflow Advisor per programmare automaticamente moduli Speedgoat FPGA I/O.

Distribuzione di modelli di impianto Simscape su moduli Speedgoat FPGA I/O

Simulazione Hardware-In-the-Loop (HIL) basata su FPGA per l’elettronica di potenza (49:14)

Accelera la simulazione hardware-in-the-loop (HIL) con timestep più piccoli distribuendo modelli di impianto sui modelli Speedgoat FPGA I/O.

Conversione di un modello di impianto Simscape da distribuire su una scheda Speedgoat FPGA I/O.

Flusso di lavoro di progettazione e verifica

Collegare la progettazione di algoritmi a implementazioni hardware comporta più della semplice generazione di codice HDL. Scopri le migliori best practice utilizzate nei flussi di lavoro di prototipazione e produzione.

Progettazione per hardware

Sviluppa algoritmi che funzionano in maniera efficiente su dati in streaming. Aggiungi dettagli di architettura hardware con blocchi Simulink per HDL, blocchi MATLAB Function e grafici Stateflow.

Infraredx accelera lo sviluppo di FPGA su un sistema di imaging intravascolare unico nel suo genere

Tutorial su HDL Coder

Generazione di codice HDL da un corso di formazione Simulink (1:31)

Da MATLAB a FPGA in 5 passaggi

Da virgola mobile a virgola fissa

Nella quantizzazione a virgola fissa, la precisione numerica viene sostituita dalla precisione di implementazione. Fixed-Point Designer™ aiuta l’automazione e la gestione del processo, mentre la generazione di codice HDL a virgola mobile nativa (9:19) fornisce precisione per un’ampia gamma di operazioni dinamiche.

FPGA per applicazioni DSP: La virgola fissa diventa più semplice (30:45)

La conversione in virgola fissa non è sempre necessaria per la distribuzione FPGA o ASIC

DEMCON riduce il tempo di sviluppo per lo strumento chirurgico controllato con FPGA

Il flusso di lavoro per quantizzazione a virgola fissa automatizza e assiste la convergenza dell’implementazione più efficiente.

Automatizza la quantizzazione a virgola fissa, sintetizza utilizzando la virgola mobile nativa o utilizza una combinazione di entrambe.

Prototipazione e verifica

Sposta a sinistra la verifica (shift-left) per eliminare prima i bug e assicurarti che le funzioni dell’hardware siano conformi al contesto di sistema. Utilizza un HDL Verifier™ per eseguire il debug di prototipi FPGA direttamente da MATLAB e Simulink e per generare componenti per velocizzare la verifica RTL.

Verifica l’implementazione HDL dei controllori PID utilizzando FPGA-in-the-Loop

Harris accelera la verifica degli FPGA di elaborazione del segnale

Verifica implementazione hardware di elaborazione di segnali radar automotive con MATLAB (26:55)