Mixed-Signal Blockset

AGGIORNAMENTO IMPORTANTE

 

Mixed-Signal Blockset

Progettazione, analisi e simulazione di sistemi analogici e di segnali misti

Inizia ora:

Analisi di dati a segnali misti

Analizza, visualizza e identifica trend all’interno di dati a segnali misti.

App Mixed-Signal Analyzer

Utilizza l’app Mixed-Signal Analyzer per visualizzare, analizzare e identificare trend in modo interattivo all’interno di dati a segnali misti nei domini del tempo e della frequenza.
L’opzione di integrazione di Cadence Virtuoso ADE MATLAB consente di importare database dei risultati della simulazione a livello di circuito di transitori, CA e CC in MATLAB®.

Database di Cadence Virtuoso ADE importato nell’app Mixed-Signal Analyzer.

Progettazione a livello di sistema

Progetta sistemi di segnali misti usando i modelli delle architetture tipiche. Imposta i parametri dei modelli usando valori estrapolati dalle specifiche delle schede tecniche. Segui una metodologia di tipo top-down e usa modelli “white-box” come punto di partenza per i tuoi progetti.

Progettazione di PLL

Progetta e simula dei phase-locked loop (PLL) a livello di sistema. Le architetture tipiche comprendono PLL a N intero con prescaler a modulo singolo o doppio e PLL a N frazionario con accumulatori o modulatori delta-sigma. Verifica e visualizza la risposta a loop aperto e a loop chiuso del tuo progetto.

Progettazione di ADC e DAC

Progetta e simula un convertitore di dati analogico-digitale (ADC) e digitale-analogico (DAC) a livello di sistema. Le architetture tipiche includono gli ADC a conversione diretta (Flash) e gli ADC con registro ad approssimazioni successive (SAR), nonché i DAC segmentati e a resistori pesati.

ADC con registro ad approssimazioni successive (SAR) con Time Scope.

Modelli comportamentali di segnali misti

Progetta dei sistemi di segnali misti personalizzati usando blocchi costruttivi e includi i disturbi più comuni.

Libreria dei blocchi costruttivi

Progetta il tuo sistema di segnali misti usando blocchi costruttivi come, ad esempio, le pompe di carica, i filtri di anello, i comparatori di fase e frequenza (PFD), gli oscillatori controllati in tensione (VCO), i divisori di frequenza e sorgenti di clock di campionamento. Inoltre, è possibile affinare i modelli analogici a un livello di astrazione più basso con Simscape Electrical™.

Libreria dei blocchi costruttivi per PLL.

Importazione di netlist SPICE

È possibile importare una netlist SPICE e creare o modificare un circuito lineare non variabile nel tempo con elementi parassiti estratti dalla progettazione di IC mediante il blocco Linear Circuit Wizard.

Netlist SPICE di un filtro di anello passivo del terzo ordine e funzione di trasferimento risultante.

Modellazione dei disturbi

Modella gli effetti temporali, il rumore di fase, il jitter, le perdite e altri tipi di disturbi nella tua simulazione.

Imperfezioni legate ai tempi

Modella i tempi di salita e di discesa, la velocità di risposta finita e i ritardi temporali variabili nei tuoi cicli di feedback. Dopo aver modellato gli effetti temporali, è possibile eseguire delle simulazioni per valutare la stabilità e stimare i tempi di blocco.

Effetti del jitter su un segnale di clock.

Rumore di fase e jitter

Modella il jitter di apertura negli ADC e specifica profili arbitrari di rumore di fase nel dominio della frequenza per VCO e PLL. Visualizza gli effetti con il diagramma a occhio.

Spettro di potenza e profilo del rumore di fase per un VCO.

Test e verifica

Verifica le prestazioni di PLL e di ADC con metriche specifiche per applicazione. Riutilizza il tuo test bench negli strumenti per la progettazione di IC di terze parti.

Test bench

Misura i tempi di blocco, il profilo del rumore di fase e la frequenza operativa dei PLL, poi caratterizza le prestazioni dei blocchi costruttivi come i VCO, i PFD e le pompe di carica. Misura le caratteristiche di CA e CC e il jitter di apertura degli ADC.

Test bench per ADC per misurare le prestazioni di CC e CA.

Integrazione con gli ambienti di simulazione degli IC

Riutilizza i modelli di segnali misti a livello di sistema nel tuo ambiente di progettazione di IC tramite la cosimulazione oppure generando un modulo SystemVerilog con HDL Verifier™. Per la parte digitale del sistema è possibile generare un codice HDL sintetizzabile con HDL Coder™.