Simulink Design Verifier utilizza metodi formali per identificare errori di progettazione nascosti nei modelli. Rileva le operazioni nei modelli che causano errori di runtime e comportamenti indesiderati, come integer overflow, logica morta, violazioni di accesso agli array e divisione per zero. L’analisi viene distribuita tra i core della CPU per accelerare i risultati per i modelli complessi.
Simulink Design Verifier esegue la verifica formale per dimostrare che i progetti soddisfano i requisiti funzionali e non violano i requisiti di sicurezza. L’analisi formale consente inoltre di verificare la coerenza e la completezza dei requisiti. Per ogni errore di progettazione o violazione dei requisiti, il software genera un caso di test di simulazione per il debugging.
Con Simulink Design Verifier puoi generare automaticamente vettori di test per raggiungere la coverage del modello e del codice. Questi vettori di test fanno sì che il modello raggiunga le metriche di decisione, condizione e coverage di condizione/decisione modificata (MC/DC).
Grazie all’IEC Certification Kit (per IEC 61508 e ISO 26262) e al DO Qualification Kit (per DO-178 e DO-254) sono supportati numerosi standard industriali.
Validazione dei requisiti
Verifica la coerenza e la completezza dei requisiti modellati prima di implementare il progetto.
Rilevazione degli errori diagnostici e di run-time
Prima di eseguire le simulazioni, puoi rilevare potenziali errori di runtime e problemi di modellazione, tra cui integer overflow, divisione per zero ed errori di array fuori limite; valori anomali e altri errori in virgola mobile, oltre a errori di validità dei dati. Utilizza Defect Checker per un controllo degli errori rapido, mirato e interattivo.
Come trovare la logica morta
Trova la logica del modello che non può essere attivata durante la simulazione e l’esecuzione del codice generato. Tale logica non può essere testata e spesso indica un errore logico. Esamina i risultati dell’analisi e individua le potenziali cause principali per rimuovere questa logica morta prima dell’implementazione.
Analisi della copertura dei test mancante
Genera automaticamente vettori di test per ampliare ed estendere i casi di test creati manualmente. Utilizza i casi di test ampliati per gestire la coverage incompleta del modello e la coverage incompleta del codice C/C++ chiamato dai blocchi Simulink e dai grafici Stateflow.
Verifica dei requisiti formali di sicurezza
Accertati che il tuo progetto funzioni in conformità ai requisiti di sicurezza definiti formalmente ed espressi utilizzando MATLAB, Simulink e Stateflow.
Creazione di casi di test in base ai requisiti
Genera casi di test a partire da modelli di requisiti di sistema.
Esecuzione di test back-to-back
Confronta i risultati della simulazione del modello con i risultati delle simulazioni SIL o PIL basate sul codice generato per verificare l’equivalenza o rilevare discrepanze prima della distribuzione.
Generazione di test per la coverage del codice
Genera vettori di test per addestrare il codice C/C++ generato, quindi esamina i risultati della coverage per identificare lacune che la sola coverage del modello potrebbe non rivelare.
Risorse sui prodotti:
“Consentendoci di analizzare rapidamente i requisiti, di riutilizzare i progetti di prodotti precedenti e di eliminare gli errori dovuti alla codifica manuale, la progettazione Model-Based ha ridotto i tempi di sviluppo. A nostra volta, siamo riusciti ad accorciare i tempi di lavorazione per andare incontro alle esigenze dei nostri clienti.”
FAQ su Simulink Design Verifier
Simulink Design Verifier utilizza metodi formali per identificare errori di progettazione nascosti nei modelli, verificare che i progetti soddisfino i requisiti funzionali e generare test case per la copertura del modello e per obiettivi personalizzati.
Rileva blocchi che causano overflow intero, dead logic, violazioni di accesso agli array, divisione per zero, valori subnormali, errori in virgola mobile ed errori di validità dei dati.
La dead logic si riferisce a elementi del modello che non possono essere attivati durante la simulazione o l'esecuzione del codice generato. Simulink Design Verifier identifica questi componenti inattivi durante l'analisi formale.
Genera automaticamente test case per guidare il modello a soddisfare obiettivi di copertura di tipo condizione, decisione, condizione/decisione modificata (MCDC) e obiettivi di copertura personalizzati, e può creare test case basati sui requisiti a partire dai modelli dei requisiti di sistema.
Sì. Può verificare formalmente che il progetto si comporti in conformità con requisiti di sicurezza definiti formalmente ed espressi utilizzando MATLAB, Simulink e Stateflow, e genera un caso di test di simulazione per ogni errore di progettazione o violazione dei requisiti per il debug.
Sì. Il supporto per gli standard industriali è disponibile tramite IEC Certification Kit per ISO 26262 e IEC 61508, e tramite DO Qualification Kit per DO-178 e DO-254.
Analizza la copertura dei test mancante e integra i test case creati manualmente per affrontare la copertura incompleta del modello e la copertura del codice generato e del codice C/C++ invocato dai blocchi Simulink e nei diagrammi di Stateflow.
Sì. Può verificare i requisiti modellati utilizzando la blocco Requirements Table per coerenza e completezza prima di iniziare l'implementazione del progetto.
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