Simulink Design Verifier usa metodi formali per individuare eventuali errori di progettazione nascosti nei modelli. Rileva blocchi nel modello che comportano integer overflow, logica morta, violazioni di accesso agli array e divisioni per zero. È in grado di verificare formalmente se il progetto risponde ai requisiti funzionali. Per ogni errore di progettazione o violazione dei requisiti, genera un caso di test di simulazione per il debug.

Simulink Design Verifier genera dei casi di test per obiettivi personalizzati e di copertura del modello, al fine di ampliare i casi di test esistenti basati sui requisiti. Tali casi di test portano il modello a soddisfare obiettivi di copertura di condizioni, decisioni, MCDC (modified condition/decision coverage) e quelli personalizzati. Oltre agli obiettivi di copertura, è possibile specificare obiettivi di test personalizzati per generare automaticamente dei casi di test basati sui requisiti.

Il supporto relativo agli standard del settore è disponibile nell’IEC Certification Kit (per ISO 26262 e IEC 61508) e nel DO Qualification Kit (per DO-178 e DO-254).