Simulink Design Verifier
Identificare errori di progettazione, dimostrare conformità ai requisiti e generare test
Simulink Design Verifier™ usa metodi formali per individuare errori di progettazione nascosti nei modelli. Rileva i blocchi del modello che presentano integer overflow, logica morta, violazioni di accesso agli array e divisioni per zero. Può verificare formalmente che il progetto risponda ai requisiti funzionali. Per ciascun errore di progettazione o violazione dei requisiti, genera un test case di simulazione per il debug.
Simulink Design Verifier genera test case per la e obiettivi personalizzati per ampliare i test case esistenti basati sui requisiti. Questi test case stimolano il tuo modello affinché soddisfi gli obiettivi di copertura di condition, decision, modified condition/decision (MCDC) e obiettivi di copertura personalizzati. Oltre agli obiettivi di copertura, è possibile specificare obiettivi di test personalizzati per generare in modo automatico test case basati sui requisiti.
Il supporto relativo agli standard industriali è disponibile nell’IEC Certification Kit (per IEC 61508 e ISO 26262) e nel DO Qualification Kit(per DO-178).
Inizia ora:
Errori diagnostici e di runtime
Prima di procedere con le simulazioni, puoi rilevare gli errori runtime e di modellazione, inclusi l’integer overflow, la divisione per zero, gli array fuori limite, i valori subnormali e gli errori di virgola mobile e di validità dei dati.
Logica morta
Trova gli oggetti nel tuo modello che non possono essere attivati durante la simulazione e l’esecuzione del codice generato. |
Visualizzazione di dead logic nei modelli.
Test case per aumentare la copertura
Aumenta ed amplia i test case esistenti creati manualmente per gestire la copertura incompleta dei modelli. |
Test case basati sui requisiti
Genera test case da modelli di requisiti di sistema.
Test case per il codice C/C++
Genera test case per aumentare la copertura del codice generato e del codice C/C++ chiamato dai blocchi Simulink® e nei grafici Stateflow®.
Generazione di test per i modelli che chiamano il codice C.
Requisiti di safety
Verifica che il tuo progetto si comporti in base ai requisiti di safety definiti formalmente, espressi usando MATLAB®, Simulink e Stateflow.
Semplificazione dei modelli per la distribuzione
Dopo aver convalidato completamente il modello delle varianti master, usa Variant Reducer per generare un modello ridotto per un sottogruppo di configurazioni valide. Verranno ugualmente ridotti tutti i file correlati e le dipendenze variabili. Gli artefatti ridotti vengono inseriti in pacchetti in una cartella separata per consentirne una facile distribuzione e condivisione con clienti e partner.
Creazione di un modello ridotto.
Reporting basato su dead logic migliorato
visualizzare le possibili cause di dead logic nella finestra Results Inspector, tra cui esecuzioni condizionali e corto circuiti
Convalida di test case in parallelo
utilizzo del calcolo parallelo per la convalida di test case o controesempi
Supporto elementi bus
analisi dei modelli ad alto livello che contengono blocchi In Bus Element o Out Bus Element
Parametri specifici dell’istanza
analizzare i modelli configurati per l’utilizzo di parametri specifici per l’istanza per modelli di riferimento
Verifiche di errori di progettazione nel range di input
rilevare eventuali violazioni del range di input per diversi tipi di blocchi di tabelle di lookup, blocchi Multisport Switch e blocchi di funzioni trigonometriche configurate per CORDIC
Giustificazione degli errori di progettazione
creazione di regole di filtro e giustificazione per i controlli degli errori di progettazione dopo l’analisi per i flussi di lavoro iterativi
Consulta le note di rilascio per ulteriori informazioni su queste caratteristiche e sulle funzioni corrispondenti.
