Simulink Design Verifier

AGGIORNAMENTO IMPORTANTE

 

Simulink Design Verifier

Identificare errori di progettazione, dimostrare conformità ai requisiti e generare test

 

Simulink Design Verifier™ usa metodi formali per individuare errori di progettazione nascosti nei modelli. Rileva i blocchi del modello che risultano in integer overflow, dead logic, violazioni di accesso agli array e divisioni per zero. Può verificare formalmente che il progetto risponda ai requisiti funzionali. Per ciascun errore di progettazione o violazione dei requisiti, genera un caso di test di simulazione per il debug.

Simulink Design Verifier genera test case per la copertura dei modelli e obiettivi personalizzati per ampliare i test case esistenti basati sui requisiti. Questi test case guidano il tuo modello affinché soddisfi gli obiettivi di copertura di condizioni, decisioni, decisioni/condizioni modificate (MCDC) e obiettivi di copertura personalizzati. Oltre agli obiettivi di copertura, è possibile specificare obiettivi di test
 personalizzati per generare in modo automatico test case basati sui requisiti.

Lo strumento Model Slicer disponibile in Simulink Design Verifier isola i comportamenti problematici presenti in un modello. Puoi vedere i blocchi che influiscono sull’output di un sottosistema e tracciare il percorso dei segnali attraverso switch e logiche.

Il supporto relativo agli standard industriali è disponibile nell’IEC Certification Kit (per IEC 61508 and ISO 26262) e nel DO Qualification Kit (per DO-178).

Rilevazione degli errori di design

Scopri gli errori di design presenti nel tuo modello prima della simulazione, compresi gli errori di runtime, gli errori diagnostici e dead logic.

Errori diagnostici e di runtime

Prima di procedere con le simulazioni, puoi rilevare gli errori runtime e di modellazione, inclusi l’integer overflow, la divisione per zero, gli array fuori limite, i valori subnormali e gli errori di virgola mobile e di validità dei dati. 

Individuazione degli errori di runtime prima della simulazione.

Dead Logic

Trova gli oggetti nel tuo modello che non possono essere attivati durante la simulazione e l’esecuzione del codice generato.

Visualizzazione di dead logic nei modelli.

Generazione di test case

Genera test case per la simulazione dinamica per soddisfare gli obiettivi di copertura funzionale e strutturale.

Test case per aumentare la copertura

Aumenta ed amplia i test case esistenti creati manualmente per gestire la copertura incompleta dei modelli.

Test case basati sui requisiti

Genera test case da modelli di requisiti di sistema.

Test case per il codice C/C++

Genera test case per aumentare la copertura del codice generato e del codice C/C++ chiamato dai blocchi Simulink® e nei grafici Stateflow®.

Generazione di test per i modelli che chiamano il codice C.

Verifica basata sui requisiti

Verifica i requisiti formali espressi utilizzando MATLAB, Simulink e Stateflow.

Requisiti di safety

Verifica che il tuo progetto si comporti in base ai requisiti di safety definiti formalmente, espressi usando MATLAB®, Simulink e Stateflow.

Espressione dei requisiti usando Simulink.

Semplificazione di progetti complessi per il debug

Usa lo strumento Model Slicer per isolare i comportamenti che ti interessano in un modello. Model Slicer sfrutta una combinazione di analisi statica e dinamica per tenere traccia delle dipendenze.

Isolamento dei comportamenti problematici

Metti in evidenza un’area di interesse e specifica un intervallo di tempo adeguato per generare un modello semplificato e segmentato per il debug.

Semplificazione delle varianti nei modelli

Usa Variant Reducer per generare un modello ridotto per un sottogruppo di configurazioni valide.

Semplificazione dei modelli per la distribuzione

Dopo aver convalidato completamente il modello delle varianti master, usa Variant Reducer per generare un modello ridotto per un sottogruppo di configurazioni valide. Verranno ugualmente ridotti tutti i file correlati e le dipendenze variabili. Gli artefatti ridotti vengono inseriti in pacchetti in una cartella separata per consentirne una facile distribuzione e condivisione con clienti e partner.

Creazione di un modello ridotto.

Ultime novità

Miglioramento analisi di virgola mobile

Riduzione dell’approssimazione razionale per i modelli che contengono aritmetica a virgola mobile, in precisione singola o doppia

Supporto sui modelli Export-Function

Analisi e generazione di test per i modelli tramite la creazione automatica di schedulatori che richiamano le funzioni del modello

Supporto per codici personalizzati in Stateflow

Analisi e generazione di test per costrutti C/C++ in Stateflow

Supporto per i blocchi C function

Analisi e generazione di test per costrutti C/C++ nei blocchi

Rilevazione degli errori di progettazione di virgola mobile

Rilevazione dei casi di valori a virgola mobile, non finiti, NaN e più bassi del normale

Model Slicer

Uso del riavvio rapido per snellire i flussi di lavoro di debug dei modelli

Guarda le note di rilascio per ulteriori informazioni su queste caratteristiche e sulle funzioni corrispondenti.

Come usare Simulink per i progetti ISO 26262

Scopri come la progettazione model-based con Simulink ti consente di progettare e testare il tuo intero sistema automobilistico embedded in una vasta serie di condizioni di guida e di scenari di guasto molto prima di andare su campo. 

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