Obiettivo: Preparare un modello Simulink per la generazione di codice HDL. Generare codice HDL e testbench per modelli semplici che non richiedono ottimizzazioni.

• Preparare un modello Simulink per la generazione di codice HDL
• Generare codice HDL
• Generare un testbench
• Verificare il codice HDL generato con un simulatore HDL

Obiettivo: Stabilire la corrispondenza tra codice HDL e specifici blocchi Simulink nel modello. Usare il Fixed-Point Tool per finalizzare l'architettura a virgola fissa del modello.

• Capire il Fixed-point scaling e inheritance
• Procedura Fixed-Point Designer
• Lavorare con il Fixed-Point Advisor
• Lavorare con il Fixed-Point Tool
• Interfaccia da linea di comando

Obiettivo: Generare codice HDL per sistemi multirate.

• Preparazione di un modello multirate per la generazione di codice HDL
• Generazione di codice HDL con clock singoli o multipli

Obiettivo: Usare pipelines per soddisfare i requisiti di temporizzazione. Usare specifiche implementazioni hardware e condividere risorse per ottimizzazioni di area.

• Generare codice HDL usando HDL Workflow Advisor
• Soddisfare i requisiti di temporizzazione attraverso l'uso di pipeline
• Scegliere specifiche implementazioni hardware per specifici blocchi Simulink
• Condividere risorse FPGA/ASIC nei sottosistemi
• Verificare l'accuratezza del codice HDL generato

Obiettivo: Rappresentare valori ed eseguire operazioni in virgola mobile nel codice HDL.

• Perchè e quando usare la notazione in virgola mobile
• Generale codice HDL indipendente dal target hardware con HDL Coder
• Paragone tra notazione in vigola fissa e virgola mobile
• Ottimizzazione di implementazioni in virgola mobile

Obiettivo: Incorporare codice HDL scritto a mano e/o esterno.

• Incorporare codice esterno

Obiettivo: Verificare il codice HDL usando un simulatore HDL nel modello Simulink.

• Verificare un componente HDL usando Simulink