Preparazione e analisi del modello
Utilizzare Simulink® Design Verifier™ per guidare il processo di progettazione durante la creazione del modello. Evitare potenziali bug eseguendo analisi iterative durante l'aggiornamento del modello. Se si dispone già di un progetto esistente in Simulink, configurare parti del progetto per l'analisi Simulink Design Verifier.
Se si dispone già di un modello, un sottosistema o un grafico secondario in Simulink, configurare parti del progetto per l'analisi Simulink Design Verifier. Per ottenere risultati ottimali con modelli di grandi dimensioni o complessi, utilizzare l'approccio dal basso verso l'alto, analizzando prima i componenti più piccoli.
Nozioni di base sull'analisi del modello
Categorie
- Analisi del modello o del sottosistema
Preparare il modello o il sottosistema per l'analisi, eseguire l'analisi
- Risoluzione delle incompatibilità del modello o i timeout dell'analisi
Modificare il modello, i parametri del modello o le opzioni di analisi per analizzare meglio il modello
- Configurazione dei parametri
Panoramica della configurazione dei parametri per l'analisi Simulink Design Verifier
- Riduzione della complessità del modello
Analizzare modelli di grandi dimensioni utilizzando un approccio dal basso verso l'alto, definendo regole di sostituzione dei blocchi
- Best practice per l'analisi Simulink Design Verifier
Best practice, considerazioni e limitazioni del supporto per l'analisi Simulink Design Verifier
Esempi in primo piano
Simulate Harness Model with Signal Editor Inputs Block
Generate model coverage report by simulating the test harness model with the Signal Editor Inputs block. You can simulate a single test case or counterexample by selecting the active scenario in the Signal Editor dialog box. For more information see, Simulate Harness Model by Using the Signal Editor Inputs Block.
Test Condition Block
Constrain input values. The Test Condition block forces the input value to be either 0 or 1.
Test Objective Block
The use of two custom Test Objective blocks. The block "True" forces the output signal to be 2. The block "Edge" inside "Masked Objective" specifies that the output signal transition from 2 to 1.
Use Observer Reference Block for Test Case Generation
Generate test cases using Observer Reference blocks.
Generate Parameters Values
Tune parameters using parameter configuration file for Simulink® Design Verifier™ analysis. The model contains the parameter control_mode that enables the active controller and selects its output to be the model output. Simulink Design Verifier treats this parameter as an input that is constrained to be either 1 or 2 and generates the appropriate value for each test case.
Debounce Temporal Properties
Model temporal system requirements for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
Power Window Controller Temporal Properties
Model temporal system requirements in a power window controller model for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
