ASIC Testbench for HDL Verifier

Generazione di test bench per progetti ASIC e FPGA avanzati

ASIC Testbench for HDL Verifier™ è un prodotto complementare che consente a HDL Verifier di generare componenti di test e modelli di verifica da MATLAB o Simulink in ambienti Universal Verification Methodology (UVM) o SystemVerilog. Questi modelli vengono eseguiti in modo nativo in simulatori HDL quali Siemens^® Questa™, Cadence^® Xcelium™, Synopsys^® VCS^®, e AMD^® Vivado^® tramite SystemVerilog Direct Programming Interface (DPI).

Genera componenti DPI da MATLAB e Simulink.
Crea componenti o ambienti UVM da MATLAB e Simulink.
Esporta modelli a livello di transazione compatibili con SystemC™ TLM da Simulink.

Panoramica di ASIC Testbench

Che cos’è ASIC Testbench?

Produzione di SystemVerilog DPI

Genera componenti di SystemVerilog DPI da funzioni MATLAB o sottosistemi Simulink da utilizzare in ambienti di verifica funzionale quali Synopsys VCS, Cadence Xcelium, Siemens ModelSim™ o Questa, e AMD Vivado Simulator.

Generazione di ambienti UVM

Esporta componenti di verifica UVM o di ambienti di verifica completi da Simulink ai simulatori Questa, Xcelium e VCS. Genera sequenze, tabelle di valutazione e predittori UVM e incorpora questi elementi nei test bench di produzione.

Diagramma che mostra la generazione di un componente TLM, un test bench del componente TLM e vettori di test da un modello Simulink.

Generazione di modelli a livello di transazione compatibili con SystemC TLM 2.0

Genera modelli di prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare nelle simulazioni di piattaforme virtuali. Utilizza TLM Generator per produrre file IP-XACT con informazioni di mappatura tra Simulink e i componenti TLM generati.

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