HDL Verifier

 

HDL Verifier

Test e verifica di Verilog e VHDL con simulatori HDL e schede FPGA

Co-simulazione HDL

Verifica il codice HDL utilizzando MATLAB o Simulink come test bench. Incorpora l’HDL precedente nelle simulazioni di sistema attraverso la cosimulazione con simulatori HDL tra cui ModelSim e Questa di Siemens EDA, Cadence Xcelium e il simulatore Xilinx Vivado.

Generazione di ambienti UVM

Genera test bench Universal Verification Methodology (UVM) completi da modelli Simulink. Genera sequenze, tabelle di valutazione e predittori UVM e incorpora questi elementi nei test bench di produzione.

Generazione di SystemVerilog

Genera componenti DPI SystemVerilog da funzioni MATLAB o sottosistemi Simulink da utilizzare in ambienti di verifica funzionale quali Synopsys VCS®, Cadence Xcelium e ModelSim® o Questa® di Siemens EDA.

FPGA-in-the-Loop

Utilizza i test bench MATLAB o Simulink per testare implementazioni HDL in esecuzione su schede FPGA. Connetti automaticamente il tuo computer host a schede Xilinx, Intel® e Microchip® FPGA tramite Ethernet, JTAG o PCI Express®.

Integrazione con la generazione di codice HDL

Esegui la verifica automatizzata di codice HDL generato con HDL Coder™ dallo strumento HDL Workflow Advisor utilizzando la cosimulazione HDL o i test FPGA-in-the-Loop.

AXI Manager

Accedi alle memorie integrate da MATLAB o Simulink tramite JTAG, Ethernet o PCI Express. Testa gli algoritmi FPGA tramite l’accesso in lettura o scrittura ai registri AXI e trasferisci file di segnali o immagine di grandi dimensioni tra MATLAB o Simulink e le posizioni della memoria integrata.

Acquisizione di dati FPGA

Acquisisci segnali ad alta velocità da progetti in esecuzione su FPGA e caricali automaticamente in MATLAB per la visualizzazione e l’analisi. Analizza i segnali in tutta la progettazione per verificare il comportamento previsto o studiare le anomalie.

Generazione di TLM

Genera prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare nelle simulazioni di piattaforme virtuali.

“Simulink ci permette di ridurre di circa il 50% il tempo dedicato alla scrittura a mano dei test bench di produzione, sequenze di test e tabelle di valutazione UVM, lasciandoci così più tempo per concentrarci sulle applicazioni per innovazioni rivoluzionarie. I nostri ASIC progettati per applicazioni automobilistiche si basano su UVM per la verifica della produzione, mentre MATLAB e Simulink semplificano il compito, un tempo noioso, di sviluppare gli algoritmi per questi dispositivi.”

Khalid Chishti, ASIC development manager, Allegro MicroSystems