HDL Verifier

AGGIORNAMENTO IMPORTANTE

 

HDL Verifier

Verificare VHDL e Verilog utilizzando simulatori e banchi di prova FPGA-in-the-loop

 

HDL Verifier™ genera automaticamente test bench per la verifica progettuale di Verilog® e VHDL®. Puoi utilizzare MATLAB® o Simulink® per generare stimoli da fornire al sistema, e analizzarne la risposta utilizzando la cosimulazione HDL o FPGA-in-the-loop con schede FPGA Xilinx®, Intel® e Microsemi®. Questo approccio elimina la necessità di creare test bench Verilog o VHDL autonomi.

HDL Verifier genera anche componenti che riutilizzando i modelli MATLAB e Simulink in modo nativo in simulatori di Cadence®, Mentor Graphics® e Synopsys®. Questi componenti possono essere utilizzati come modelli di verifica o come input in ambienti di test più complessi come quelli che utilizzano la metodologia di verifica universale (UVM).

Inizia ora:

Cosimulazione HDL

Verifica che l’implementazione del codice HDL corrisponda agli algoritmi MATLAB  e ai modelli  Simulink.

Eseguire il degub e verificare i progetti dei sistemi

Utilizza i test bench dei sistemi e i modelli di riferimento in MATLAB e Simulink  per verificare che i codici Verilog o VHDL soddisfino le specifiche di sistema. Verifica il progetto utilizzando MATLAB o Simulink con i simulatori Cadence® Incisive® e Xcelium™, i simulatori Mentor Graphics® ModelSim® e Questa® o il simulatore Xilinx® Vivado®.

Verificare i modelli Simulink con la cosimulazione HDL.

Integrare codice HDL esistente

Incorpora il codice HDL preesistente o di terzi negli algoritmi MATLAB o nei modelli Simulink per la simulazione a livello di sistema. Utilizza la procedura guidata di cosimulazione per importare automaticamente il codice Verilog o VHDL e collegati ai simulatori HDL Mentor Graphics o Cadence.

Importare VHDL o Verilog utilizzando la procedura guidata di cosimulazione.

Misurare la copertura del codice HDL

Crea e valuta test bench in Simulink utilizzando gli strumenti per l’analisi della copertura del codice e i debugger interattivi di codice nei simulatori HDL Mentor Graphics e Cadence. Esegui testi interattivi o scrivi script per guidare la simulazione batch.

Ottenere le statistiche di copertura del codice con la cosimulazione.

Generazione di SystemVerilog DPI

Esporta gli algoritmi MATLAB e i modelli Simulink negli ambienti di verifica ASIC o FPGA, tra cui Synopsys VCS®, Cadence Incisive o Xcelium e Mentor Graphics ModelSim o Questa.

Esportazione di componenti

Genera componenti SystemVerilog DPI dalle funzioni MATLAB o dai sottosistemi Simulink come modelli comportamentali per uso in ambienti di verifica funzionale.

Generare componenti SystemVerilog.

Supporto UVM

Genera componenti di verifica dalle funzioni MATLAB o dai modelli Simulink e incorporali nei test bench come quadri di valutazione o comandi di sequenza utilizzando la metodologia di verifica universale (UVM).

Ambiente UVM per la verifica funzionale.

Asserzioni di SystemVerilog

Genera asserzioni native di SystemVerilog dalle asserzioni nel tuo modello Simulink. Utilizza le asserzioni generate per garantire una convalida coerente del comportamento della progettazione tra Simulink e il tuo ambiente di verifica della produzione.

Generare un codice da un blocco di asserzione.

Verifica basata sull’hardware

Esegui il debug e verifica gli algoritmi sulle schede FPGA collegate agli ambienti di MATLAB o Simulink Test.

Test FPGA-in-the-Loop

Utilizza i test bench del sistema in esecuzione in MATLAB o Simulink per testare le implementazioni HDL in esecuzione schede FPGA. Connetti automaticamente il tuo computer host alle schede FPGA Xilinx, Intel® e Microsemi® su Ethernet, JTAG o PCI Express®.

Eseguire la verifica FPGA-in-the-loop con le schede FPGA. 

Acquisizione dati FPGA

Acquisisci segnali ad alta velocità dalle progettazioni in esecuzione in FPGA e caricali automaticamente in MATLAB per la visualizzazione e l’analisi. Analizza i segnali durante la tua progettazione per verificare il comportamento previsto o investigare le anomalie.

Acquisire segnali e caricarli su MATLAB per l’analisi.

Accesso alla memoria in modalità di lettura/scrittura

Accedi agli indirizzi della memoria integrata da MATLAB attraverso JTAG, Ethernet, o PCI Express inserendo un core IP MathWorks nel progetto FPGA. Testa gli algoritmi FPGA tramite accesso in modalità di lettura o scrittura ai registri AXI e trasferisci segnali di grandi dimensioni o file di immagini tra MATLAB e la memoria integrata.

Accedere alle sedi di memoria integrata da MATLAB.

Integrazione con HDL Coder

Automatizza le attività di verifica HDL utilizzando HDL Verifier insieme a HDL Coder.

Automazione della cosimulazione HDL

Conduci la verifica automatica del codice Verilog o VHDL generato da HDL Coder™
 direttamente dallo strumento HDL Workflow Advisor.

Generare il modello di cosimulazione HDL utilizzando HDL Workflow Advisor.

Automazione dei test FPGA

Esegui la verifica dell’hardware dai test bench su MATLAB o Simulink generando bitstream FPGA attraverso l’integrazione con gli strumenti di sviluppo Xilinx, Intel e Microsemi. Aggiungi punti di test ai modelli Simulink per acquisire segnali e caricali su MATLAB per la visualizzazione e l’analisi.

Produrre il modello FPGA-in-the-Loop utilizzando HDL Workflow Advisor.

Test bench SystemVerilog DPI

Genera un test bench SystemVerilog da un modello Simulink durante la generazione del codice HDL. Verifica il codice generato Verilog o VHDL utilizzando il test bench con i simulatori HDL tra cui i simulatori Synopsys VCS, Cadence Incisive o Xcelium, Mentor Graphics ModelSim o Questa e Xilinx Vivado.

Generare componenti DPI utilizzando HDL Coder.

Generazione di TLM-2.0

Genera modelli transazionali 2.0 compatibili con IEEE® 1666 SystemC™ TLM per Simulink.

Prototipi virtuali

Genera modelli di prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare in simulazioni sulle piattaforme virtuali.

Crea eseguibili su piattaforma virtuale dai modelli Simulink.

Supporto IP-XACT

Personalizza le interfacce TLM dei componenti che generi importando i file XML IP-XACT™. Utilizza il generatore TLM per produrre file IP-XACT con informazioni di mappatura tra Simulink e i componenti TLM generati.

Generare file IP-XACT dai modelli Simulink.

Funzionalità recenti

Integrazione dell’acquisizione di dati FPGA con HDL Coder

Specificare segnali per l’acquisizione durante il test FPGA utilizzando i punti di testi in Simulink

MATLAB come AXI Master tramite Ethernet

Eseguire operazioni in modalità di lettura e scrittura sulle schede FPGA utilizzando MATLAB tramite Ethernet

MATLAB come AXI Master tramite PCI Express

Eseguire operazioni in modalità di lettura e scrittura ad alta velocità sulle schede FPGA utilizzando MATLAB tramite PCI Express

Generazione dell’asserzione SystemVerilog per Simulink Test

Mappa blocchi di valutazione del test nelle asserzioni in componenti DPI generati

Generare un’interfaccia SystemVerilog per componenti DPI

Scegli tra un elenco di porte o una dichiarazione di interfaccia SystemVerilog durante la generazione di un componente DPI SystemVerilog. 

Supporto per il cavo FTDI USB-JTAG

Connessione FTDI USB-JTAG per MATLAB come AXI Master e acquisizione di dati FPGA.

SystemVerilog DPI

Genera SystemVerilog struct dai bus non virtuali di Simulink o da tipi di dati complessi

SystemVerilog DPI

Genera SystemVerilog (enum) dai tipi di dati enumerati in MATLAB o Simulink

MATLAB AXI Master tramite PCI Express per Xilinx

Esegui operazioni in modalità lettura e scrittura ad alta velocità sul kit di valutazione di Xilinx Kintex UltraScale+ FPGA KCU116 utilizzando MATLAB tramite PCI Express

Guarda le note di rilascio per ulteriori informazioni su queste caratteristiche e sulle funzioni corrispondenti.

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