HDL Verifier consente di riutilizzare l'ambiente di progettazione a livello di sistema nell'ambiente di progettazione HDL. È possibile testare e verificare i progetti RTL rispetto ai modelli di riferimento in MATLAB e Simulink, eseguire il debug dei progetti in simulatori o hardware e generare testbench e IP di verifica.
Con HDL Verifier puoi verificare progetti FPGA, ASIC e SoC utilizzando testbench eseguiti in MATLAB e Simulink con progetti RTL eseguiti nel tuo simulatore HDL. È possibile riutilizzare questi banchi di prova con schede AMD®, Altera® di sviluppo FPGA Microchip per verificare le implementazioni hardware e sondare i segnali interni per eseguire il debug dei progetti. È inoltre possibile generare componenti Universal Verification Methodology (UVM) da MATLAB e Simulink da utilizzare nel proprio ambiente di verifica SystemVerilog. Tutte queste funzionalità sono compatibili con il codice HDL esistente e con il codice generato da HDL Coder.
Verifica RTL di ASIC e FPGA
Verifica il codice HDL con i testbench MATLAB e Simulink tramite la cosimulazione con simulatori di Cadence®, Sinossi®, Siemens® e AMD®. Genera testbench per ambienti di verifica SystemVerilog.
Verifica basata sulla simulazione
Verifica il codice HDL utilizzando i modelli MATLAB e Simulink come testbench. Incorpora il codice HDL legacy nelle simulazioni di sistema tramite la co-simulazione con simulatori Xcelium™, VCS®, Questa e Vivado e HDL.
Verifica assistita da hardware
Connetti automaticamente il tuo computer host a schede FPGA AMD, Altera e Microchip per verificare l'implementazione utilizzando i testbench MATLAB e Simulink. Analizza i segnali interni nei progetti per il debug hardware.
Progettazione e verifica di segnali misti
Per valutare come un progetto in fase di test interagisce con i circuiti analogici, crea modelli comportamentali come sostituti della funzionalità analogica generando codice SystemVerilog DPI-C da modelli analogici o a segnale misto da Simscape™, SerDes Toolbox™ o Mixed-Signal Blockset™.
Esempi (SerDes Toolbox, Mixed-Signal Blockset )
Generazione di banchi di prova RTL
Usa ASIC Testbench per generare componenti SystemVerilog DPI da funzioni MATLAB o sottosistemi Simulink per l'uso in ambienti di verifica funzionale, tra cui VCS, Xcelium, Questa e Vivado.
MATLAB: Documentazione | Esempi
Simulink: Documentazione | Esempi
Generazione di ambienti UVM
Usa ASIC Testbench per generare banchi di prova completi della Universal Verification Methodology (UVM) per simulatori HDL da MATLAB e Simulink. Genera banchi di prova completamente funzionali per il framework UVM (UVMF).
Debug su schede di sviluppo
Acquisisci segnali ad alta velocità da progetti in esecuzione su FPGA e caricali automaticamente in MATLAB per la visualizzazione e l’analisi. Utilizza l’app Logic Analyzer per esplorare i segnali durante l'intero progetto, verificando il comportamento previsto o indagando sulle anomalie.
Generazione di modelli a livello di transazione SystemC TLM 2.0
Usa ASIC Testbench per generare prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare nelle simulazioni di piattaforme virtuali. Utilizza la generazione TLM per produrre file IP-XACT con informazioni di mappatura tra Simulink e i componenti TLM generati.
Risorse di prodotto:
“Con questo approccio di verifica Model-Based, beneficiamo di una verifica funzionale anticipata in Simulink e di una visione a livello di sistema della progettazione che facilita la collaborazione tra ingegneri di sistema e team di verifica. La verifica precoce del modello porta a un HDL di migliore qualità, poiché i problemi di progettazione e i requisiti di alto livello vengono individuati ed eliminati prima della generazione del codice. Ci aspettiamo che questa individuazione precoce dei bug faccia risparmiare due mesi di verifiche.”
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