HDL Verifier consente di riutilizzare l’ambiente di progettazione a livello di sistema nel tuo ambiente di progettazione e verifica HDL per FPGA e ASIC. Puoi testare e verificare i progetti RTL rispetto a modelli di riferimento in MATLAB e Simulink, eseguire il debugging dei progetti utilizzando simulatori HDL e generare testbench e IP di verifica.
Utilizza la cosimulazione HDL per verificare ASIC e FPGA con testbench eseguiti in MATLAB e Simulink e codice RTL eseguito nel tuo simulatore HDL. Puoi generare modelli SystemVerilog DPI-C da MATLAB, Simulink e Simscape per eseguire la verifica funzionale mediante simulazione digitale e a segnali misti nei simulatori HDL. Puoi anche generare componenti Universal Verification Methodology (UVM) da MATLAB e Simulink per workflow di produzione oppure generare Transaction Level Model (TLM) SystemC TLM 2.0 da modelli Simulink per la simulazione di piattaforme virtuali. Tutte queste funzionalità sono compatibili con il codice HDL esistente e con il codice generato da HDL Coder.
Verifica RTL di ASIC e FPGA
Verifica il codice HDL con testbench MATLAB e Simulink mediante cosimulazione con simulatori Cadence®, Synopsys®, Siemens® e AMD®. Esporta i testbench per gli ambienti di verifica SystemVerilog.
Cosimulazione con Simulink
Verifica il codice HDL utilizzando modelli Simulink come testbench. Integra il codice HDL esistente nelle simulazioni di sistema mediante cosimulazione con i simulatori HDL Xcelium™, VCS®, Questa™ e Vivado®.
Cosimulazione con MATLAB
Utilizza MATLAB per la generazione di stimoli complessi e per eseguire il post-processing nei testbench MATLAB per simulatori HDL. Viceversa, utilizza MATLAB per creare modelli comportamentali di componenti da simulare con i simulatori HDL Questa, Xcelium o VCS.
Documentazione (testbench MATLAB, componente MATLAB) | Esempi
Progettazione e verifica a segnali misti
Per valutare come un progetto testato interagisce con circuiti analogici, crea modelli comportamentali che sostituiscano le funzionalità analogiche generando codice SystemVerilog DPI-C da modelli analogici o a segnali misti di Simscape, SerDes Toolbox o Mixed-Signal Blockset.
Esempi (SerDes Toolbox, Mixed-Signal Blockset)
Esportazione di testbench SystemVerilog
Utilizza ASIC Testbench per generare componenti DPI SystemVerilog da funzioni MATLAB o sottosistemi Simulink da utilizzare in ambienti di verifica funzionale, inclusi VCS, Xcelium, Questa e Vivado.
MATLAB: Documentazione | Esempi
Simulink: Documentazione | Esempi
Esportazione di testbench UVM
Utilizza ASIC Testbench per generare testbench completi Universal Verification Methodology (UVM) per simulatori HDL da MATLAB e Simulink. Genera testbench pienamente funzionali per il framework UVM.
Generazione di Transaction-Level Model SystemC TLM 2.0
Usa ASIC Testbench per generare prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare nelle simulazioni di piattaforme virtuali. Genera file IP-XACT con informazioni di mappatura tra Simulink e i componenti TLM generati.
Risorse di prodotto:
Allegro MicroSystems accelera la verifica dei chip con MathWorks e la verifica Model-Based
Allegro MicroSystems anticipa la fase di verifica dei circuiti integrati, riducendo i tempi di verifica di IC/ASIC e facilitando la collaborazione tra ingegneri di verifica e progettisti di sistema.
Domande frequenti su HDL Verifier
HDL Verifier consente di testare e verificare i progetti RTL rispetto a modelli di riferimento in MATLAB e Simulink, eseguire il debugging dei progetti nei simulatori e generare testbench e IP di verifica per progetti FPGA, ASIC e SoC.
HDL Verifier supporta la cosimulazione con i simulatori HDL Xcelium, VCS, Questa e Vivado di Cadence, Synopsys, Siemens e AMD, rispettivamente.
Sì, HDL Verifier è compatibile sia con il codice HDL esistente che con il codice generato da HDL Coder, consentendoti di verificare sia progetti HDL scritti manualmente che progetti HDL generati.
Sì, HDL Verifier è in grado di generare componenti Universal Verification Methodology (UVM) e testbench UVM completi da MATLAB e Simulink per l’utilizzo in ambienti di verifica SystemVerilog.
ASIC Testbench è una funzionalità che genera componenti DPI SystemVerilog, testbench UVM completi e Transaction-Level Model SystemC TLM 2.0 da funzioni MATLAB o sottosistemi Simulink da utilizzare in ambienti di verifica funzionale.
Sì, HDL Verifier è in grado di generare codice SystemVerilog DPI-C da modelli analogici o a segnali misti creati con Simscape, SerDes Toolbox o Mixed-Signal Blockset per valutare come i progetti interagiscono con i circuiti analogici.
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