HDL Verifier
Testare e verificare Verilog e VHDL utilizzando simulatori HDL e schede FPGA
HDL Verifier™ consente di testare e verificare i progetti Verilog ® e VHDL® per FPGA, ASIC e SoC. È possibile confrontare l’RTL con i test bench in esecuzione in MATLAB® o Simulink® mediante cosimulazione con simulatore HDL. È possibile utilizzare alcuni test bench con schede di sviluppo FPGA e SoC per verificare le implementazioni HDL nell’hardware.
HDL Verifier fornisce strumenti per testare ed eseguire il debug delle implementazioni FPGA su schede Xilinx® e Intel®. È possibile utilizzare MATLAB per scrivere e leggere da registri mappati in memoria per testare i progetti sull’hardware. È possibile inserire sonde nelle progettazioni e impostare termini di innesco per caricare in MATLAB segnali interni di visualizzazione e analisi.
HDL Verifier genera modelli di verifica da utilizzare in test bench RTL, tra cui i test bench Universal Verification Methodology (UVM). Questi modelli sono eseguiti in modo nativo in simulatori che supportano il SystemVerilog DPI (Direct Programming Interface).
Inizia ora:
Eseguire il degub e la verifica dei progetti dei sistemi
Utilizza i test bench dei sistemi e i modelli di riferimento in MATLAB e Simulink per verificare che i codici Verilog o VHDL soddisfino le specifiche funzionali. Verifica il progetto utilizzando MATLAB o Simulink con i simulatori Cadence® Incisive® e Xcelium™ o i simulatori Mentor Graphics® ModelSim® e Questa®.
Integrare codice HDL esistente
Incorpora codice HDL preesistente o di terzi negli algoritmi MATLAB o nei modelli Simulink per la simulazione a livello di sistema. Utilizza la procedura guidata di cosimulazione per importare automaticamente il codice Verilog o VHDL e collegati ai simulatori HDL Mentor Graphics o Cadence.
Misurare la copertura del codice HDL
Valuta e perfeziona test bench in Simulink utilizzando i risultati derivati dagli strumenti per l’analisi della copertura del codice e dai debugger interattivi di codice nei simulatori HDL Mentor Graphics e Cadence. Esegui testi interattivi o scrivi script per guidare la simulazione batch.
Generazione di componenti UVM
Genera test bench Universal Verification Methodology (UVM) completi da modelli Simulink. Genera componenti di verifica quali sequenze UVA, scoreboard e design-under-test (DUT) e incorporali nei test bench di produzione.
Generazione di componenti SystemVerilog DPI
Genera componenti SystemVerilog DPI dalle funzioni MATLAB o dai sottosistemi Simulink come modelli comportamentali per uso in ambienti di verifica funzionale, tra cui Synopsys VCS®, Cadence Incisive o Xcelium, e Mentor Graphics ModelSim o Questa.
Asserzioni di SystemVerilog
Genera asserzioni native di SystemVerilog dalle asserzioni nel tuo modello Simulink. Utilizza le asserzioni generate per garantire una convalida coerente del comportamento della progettazione tra Simulink e il tuo ambiente di verifica della produzione.
Test FPGA-in-the-Loop
Utilizza i test bench del sistema in esecuzione in MATLAB o Simulink per testare le implementazioni HDL in esecuzione su schede FPGA. Connetti automaticamente il tuo computer host alle schede FPGA Xilinx, Intel® e Microsemi® su Ethernet, JTAG o PCI Express®.
Acquisizione dati FPGA
Acquisisci segnali ad alta velocità dalle progettazioni in esecuzione in FPGA e caricali automaticamente in MATLAB per la visualizzazione e l’analisi. Analizza i segnali durante la tua progettazione per verificare il comportamento previsto o investigare le anomalie.
Accesso alla memoria in modalità di lettura/scrittura
Accedi agli indirizzi della memoria integrata da MATLAB attraverso JTAG, Ethernet, o PCI Express inserendo un core IP MathWorks nel progetto FPGA. Testa gli algoritmi FPGA tramite accesso in modalità di lettura o scrittura ai registri AXI e trasferisci segnali di grandi dimensioni o file di immagini tra MATLAB e la memoria integrata.
Automazione della cosimulazione HDL
Conduci la verifica automatica del codice Verilog o VHDL generato da HDL Coder direttamente dallo strumento HDL Workflow Advisor.
Automazione dei test FPGA
Esegui la verifica dell’hardware dai test bench su MATLAB o Simulink generando bitstream FPGA attraverso l’integrazione con gli strumenti di sviluppo Xilinx, Intel e Microsemi. Aggiungi punti di test ai modelli Simulink per acquisire segnali e caricali su MATLAB per la visualizzazione e l’analisi.
Test bench SystemVerilog DPI
Genera un test bench SystemVerilog da un modello Simulink durante la generazione del codice HDL. Verifica il codice generato Verilog o VHDL utilizzando il test bench con i simulatori HDL tra cui i simulatori Synopsys VCS, Cadence Incisive o Xcelium, Mentor Graphics ModelSim o Questa e Xilinx Vivado.
Prototipi virtuali
Genera modelli di prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare in simulazioni sulle piattaforme virtuali.
Supporto IP-XACT
Personalizza le interfacce TLM dei componenti che generi importando i file XML IP-XACT™. Utilizza il generatore TLM per produrre file IP-XACT con informazioni di mappatura tra Simulink e i componenti TLM generati.
Supporto per la metodologia UVM (Universal Verification Methodology):
generazione di monitor o driver UVM a partire da modelli Simulink
Copertura funzionale:
raccolta della copertura funzionale per un risultato accettabile durante una simulazione SystemVerilog usando le istruzioni verify
nei i modelli dei banchi di prova Simulink
Porte SystemVerilog:
controllo del tipo di dati delle porte SystemVerilog quando si generano componenti UVM o SystemVerilog DPI
Barra degli strumenti Simulink:
generazione di SystemVerilog DPI a partire da una scheda contestuale nella barra degli strumenti Simulink
Consulta le note di rilascio per ulteriori informazioni su queste caratteristiche e sulle funzioni corrispondenti.