HDL Verifier consente di testare e verificare progettazioni VHDL® e Verilog® per FPGA, ASIC e SoC. È possibile verificare RTL con test bench in esecuzione in MATLAB o Simulink utilizzando la cosimulazione con Siemens® Questa™ o ModelSim™, Cadence® Xcelium®, Synopsys® VCS® e il simulatore AMD® Vivado®. Questi stessi test bench possono essere riutilizzati con schede di sviluppo FPGA per verificare le implementazioni hardware.
HDL Verifier genera modelli di verifica SystemVerilog da utilizzare in test bench RTL e in ambienti Universal Verification Methodology (UVM) completi. Questi modelli sono eseguiti in modo nativo in simulatori Questa, Xcelium, VCS e Vivado tramite la DPI (Direct Programming Interface) SystemVerilog.
HDL Verifier fornisce strumenti per il debug e il test di implementazioni su schede AMD, Intel® e Microchip da MATLAB. È possibile inserire sonde nei progetti e impostare condizioni di trigger per caricare i segnali interni in MATLAB per la visualizzazione e l'analisi.
Verifica RTL
Verifica il codice HDL per ASIC o FPGA con un test bench di MATLAB e Simulink tramite la cosimulazione con i simulatori HDL. Genera test bench SystemVerilog per gli ambienti di verifica usati nei test a livello di unità o di chip.
Prototipazione, verifica e test di FPGA
Esegui la verifica basata sull’hardware delle schede di sviluppo FPGA usando i test FPGA-in-the-Loop. Sonda i segnali all’interno delle progettazioni per il debug dell’hardware e controlla i test da MATLAB.
Co-simulazione HDL
Verifica il codice HDL utilizzando MATLAB e Simulink come test bench. Incorpora l’HDL precedente nelle simulazioni di sistema attraverso la cosimulazione con simulatori HDL tra cui ModelSim e Questa, Xcelium e il simulatore Vivado.
FPGA-in-the-Loop
Utilizza i test bench di MATLAB e Simulink per testare implementazioni HDL in esecuzione su schede FPGA. Connetti automaticamente il tuo computer host a schede FPGA AMD, Intel e Microchip tramite Ethernet, JTAG o PCI Express®.
Generazione di DPI SystemVerilog
Usa ASIC Testbench per generare componenti DPI SystemVerilog da funzioni MATLAB o sottosistemi Simulink da utilizzare in ambienti di verifica funzionale quali VCS, Xcelium e ModelSim o Questa.
Generazione di ambienti UVM
Usa ASIC Testbench per generare test bench Universal Verification Methodology (UVM) completi da modelli Simulink. Genera sequenze, tabelle di valutazione e predittori UVM e incorpora questi elementi nei test bench di produzione basati su Questa, Xcelium, VCS o il simulatore Vivado.
Acquisizione di dati FPGA
Acquisisci segnali ad alta velocità da progetti in esecuzione su FPGA e caricali automaticamente in MATLAB per la visualizzazione e l’analisi. Analizza i segnali in tutta la progettazione per verificare il comportamento previsto o studiare le anomalie.
AXI Manager
Accedi alla memoria integrata da MATLAB e Simulink tramite JTAG, Ethernet o PCI Express. Testa gli algoritmi FPGA tramite l’accesso in lettura o scrittura ai registri AXI4 e trasferisci file di segnali o immagine di grandi dimensioni tra MATLAB e Simulink e le posizioni della memoria integrata.
Documentazione | Esempi (AMD, Intel)
Generazione di modelli a livello di transazione compatibili con SystemC TLM 2.0
Usa ASIC Testbench per generare prototipi virtuali SystemC con interfacce TLM 2.0 da utilizzare nelle simulazioni di piattaforme virtuali. Utilizza TLM Generator per produrre file IP-XACT con informazioni di mappatura tra Simulink e i componenti TLM generati.
Risorse di prodotto:
“Simulink ci permette di ridurre di circa il 50% il tempo dedicato alla scrittura a mano dei test bench di produzione, sequenze di test e tabelle di valutazione UVM, lasciandoci così più tempo per concentrarci sulle applicazioni per innovazioni rivoluzionarie. I nostri ASIC progettati per applicazioni automobilistiche si basano su UVM per la verifica della produzione, mentre MATLAB e Simulink semplificano il compito, un tempo noioso, di sviluppare gli algoritmi per questi dispositivi.”
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