Vision HDL Toolbox

 

Vision HDL Toolbox

Progettazione di sistemi di elaborazione di immagini, video e computer vision per FPGA e ASIC

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Vision HDL Toolbox™ fornisce degli algoritmi per il flusso dei pixel, per la progettazione e implementazione di sistemi di visione su FPGA ed ASIC. Fornisce un framework di progettazione che supporta un set diversificato di tipi di interfaccia, dimensioni di frame e frequenza di fotogrammi. Gli algoritmi di elaborazione di immagini, video e visione artificiale presenti nel toolbox utilizzano un’architettura adeguata alle implementazioni HDL.

Gli algoritmi del toolbox sono progettati per generare codice leggibile e sintetizzabile in VHDL® e Verilog® (con HDL Coder™). Il codice HDL generato è compatibile con FPGA per dimensioni di frame fino una risoluzione di 8k e per video ad alta frequenza di fotogrammi (HFR).

Le funzionalità del toolbox sono disponibili come funzioni MATLAB® e blocchi System Objects™ e Simulink®.

Inizia ora:

Cos'è Vision HDL Toolbox?.
Il video dura 1:43.
Cos'è Vision HDL Toolbox?

Esempi di sottosistemi hardware

Inizia con gli esempi di sottosistemi che mostrano le tecniche di implementazione hardware per gli algoritmi di elaborazione della visione. Tutti gli esempi sono validi per la generazione di codice Verilog o VHDL con HDL Coder.

Guida autonoma

Inizia a creare il tuo sistema di guida autonoma con sottosistemi compatibili con l’hardware per il rilevamento della carreggiata, il rilevamento delle buche e il calcolo della disparità stereo.

Rilevamento della carreggiata
Rilevamento delle buche
Implementazione FPGA della disparità stereo tramite il Semi-Global Block Matching
Elaborazione della visione per FPGA, parte 3: progettazione hardware di un algoritmo di rilevamento della corsia.
Il video dura 5:22.
Elaborazione della visione per FPGA, parte 3: progettazione hardware di un algoritmo di rilevamento della corsia

Rilevamento di caratteristiche

Scopri come implementare le tecniche di rilevamento di caratteristiche con l’hardware di streaming per sviluppare sorveglianza, tracciamento di oggetti, ispezione industriale e altre applicazioni.

Rilevamento degli angoli con il metodo Harris
Rilevamento degli angoli con algoritmi FAST
Progettazione della rilevazione degli angoli con Vision HDL Toolbox.
Il video dura 7:28.
Progettazione della rilevazione degli angoli con Vision HDL Toolbox

Pipeline delle telecamere

Avvia rapidamente lo sviluppo dell’hardware di condizionamento dell’immagine utilizzando esempi di rimozione del rumore, correzione gamma e implementazioni di istogrammi.

Rimozione del rumore e messa a fuoco dell’immagine
Correzione gamma
Equalizzazione degli istogrammi
Condizionamento dell’immagine per un’applicazione FPGA di rilevamento dei contorni.

Condizionamento dell’immagine per un’applicazione FPGA di rilevamento dei contorni.

Elaborazione della visione di blocchi IP

I blocchi di proprietà intellettuale (IP) in Vision HDL Toolbox forniscono implementazioni dell’hardware efficienti per algoritmi di flusso computazionalmente onerosi spesso implementati nell'hardware, consentendo di accelerare la progettazione di sottosistemi di elaborazione immagini e video.

Elaborazione della visione con accelerazione hardware

Modella e simula implementazioni efficienti dell’hardware di algoritmi di elaborazione della visione, come conversioni, filtraggio, morfologia e statistiche. Quindi utilizza HDL Coder per generare RTL Verilog o VHDL sintetizzabile.

Progettazione dell’algoritmo ottimizzato per HDL — Blocchi
Rimozione del rumore e messa a fuoco dell’immagine
Blocco rilevatore dei contorni pronto per HDL e relativi parametri configurabili.

Blocco rilevatore dei contorni pronto per HDL e relativi parametri configurabili.    

Elaborazione di più pixel per clock

Elabora video a 4k, 8k o ad alta frequenza di fotogrammi alle velocità di clock di FPGA specificando streaming paralleli da 4 o 8 pixel. L’implementazione hardware sottostante viene aggiornata automaticamente per supportare la simulazione e la generazione di codice con il parallelismo specificato.

Filtrare streaming di video multipixel
Elaborazione multi-pixel per clock in Vision HDL Toolbox (3:02)
Progettare applicazioni FPGA multi-pixel per clock (5:15)
Specifica l’elaborazione di fino a 8 pixel in parallelo.

Specifica l’elaborazione di fino a 8 pixel in parallelo.

Gestione dei dati dell’hardware integrato

Utilizza i blocchi Vision HDL Toolbox per gestire automaticamente il flusso dei dati di input, come segnali di controllo, finestre per le aree di interesse (ROI) e buffer di linea. Utilizza HDL Coder per generare e simulare RTL Verilog o VHDL per la funzionalità di controllo del tuo modello.

Interfaccia dei pixel di flusso
Eseguire il buffer di dati bursty utilizzando il blocco FIFO per il flusso dei pixel
Eseguire automaticamente il buffer delle righe per creare una finestra ROI per il rilevamento dei contorni.

Esegui automaticamente il buffer delle righe per creare una finestra ROI per il rilevamento dei contorni.

Verifica con gli algoritmi frame-based

Connetti algoritmi frame-based e banchi di prova per le implementazioni dell’hardware di streaming per una verifica efficiente.

Conversione tra frame e pixel

Converti video full-frame in un flusso di pixel con segnali di controllo per l'elaborazione nell’hardware. Quindi, converti l'output dell'hardware di streaming in frame per eseguire la verifica rispetto al tuo algoritmo di riferimento.

Interfaccia dei pixel di flusso
Integrare i blocchi Vision HDL nel sistema Camera Link
Blocco frame-pixel per convertire frame di immagini in un flusso di pixel con segnali di controllo per l’elaborazione dell’hardware.

Blocco frame-pixel per convertire frame di immagini in un flusso di pixel con segnali di controllo per l’elaborazione dell’hardware.

Esempi e modelli di verifica di MATLAB e Simulink

Scopri come utilizzare gli algoritmi e i test di Image Processing Toolbox™ e Computer Vision System Toolbox™ per verificare l'implementazione del tuo hardware.

Dall’algoritmo di visione MATLAB al flusso di lavoro del modello mirato per l’hardware Simulink
Progettare algoritmi di elaborazione video per HDL in Simulink
Verifica di un’implementazione dell’hardware di streaming utilizzando un algoritmo frame-based.

Verifica di un’implementazione dell’hardware di streaming utilizzando un algoritmo frame-based.

Cosimulazione HDL e FPGA

Utilizza HDL Verifier™ per verificare il tuo sottosistema hardware tramite simulazione RTL o su un kit di sviluppo FPGA collegato al tuo ambiente di test MATLAB o Simulink.

MATLAB come AXI Master con schede FPGA Xilinx e Soc Zynq (5:40)
HDL Verifier supporta la verifica FPGA-in-the-loop mediante le schede FPGA Xilinx, Intel e Microsemi.

HDL Verifier supporta la verifica FPGA-in-the-loop mediante le schede FPGA Xilinx, Intel e Microsemi .

Distribuzione FPGA, ASIC e SoC

Esegui facilmente il targeting della tua applicazione di elaborazione della visione all'hardware FPGA per il test con input di video in real-time e riutilizza gli stessi modelli per la distribuzione nell’ambito della produzione.

Prototipare piattaforme con input di video live

Prototipa la tua applicazione di elaborazione della visione scaricando il pacchetto di supporto Vision HDL Toolbox per l’hardware Xilinx® e Zynq® e utilizzando HDL Coder e Embedded Coder® per generare codice dalla tua implementazione MATLAB o Simulink.

Eseguire il targeting di una progettazione della rilevazione degli angoli per hardware FPGA (5:36)
Flusso di dati video Zynq
Prototipa la tua progettazione sull’hardware FPGA con input di video reali.

Prototipa la tua progettazione sull’hardware FPGA con input di video reali.    

Distribuzione per la produzione

Utilizza HDL Coder per generare interfacce AXI e RTL di alta qualità e indipendenti dal target dai tuoi modelli di sottosistemi dell’hardware.

Renesas progetta e implementa core IP di elaborazione immagini per ASIC con la progettazione model-based
Elaborazione della visione per FPGA, parte 4: eseguire il targeting di una progettazione della rilevazione degli angoli a un dispositivo Xilinx Zynq (4:58)
Scopri come iniziare ad utilizzare l’interfaccia video in AXI4-Stream nel flusso di lavoro Zynq
Generazione di codice con le interfacce SoC interconnesse.

Generazione di codice con le interfacce SoC interconnesse.

Elaborazione della visione per FPGA

Guarda questi cinque video che introducono i concetti chiave e il flusso di lavoro per eseguire il targeting delle applicazioni della visione agli FPGA per la prototipazione e la produzione.

Per saperne di più (5 video)

Risorse sui prodotti:

Documentazione Funzioni Blocchi Articoli tecnici Casi utente Requisiti di Sistema Note di rilascio Video e Webinar Esempi
Elaborazione della visione per FPGA

Elaborazione della visione per FPGA

Guarda questi cinque video che introducono i concetti chiave e il flusso di lavoro per eseguire il targeting delle applicazioni della visione agli FPGA per la prototipazione e la produzione.

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