Vision HDL Toolbox
Progettazione di sistemi di elaborazione di immagini, video e computer vision per FPGA e ASIC
Vision HDL Toolbox™ fornisce degli algoritmi per il flusso dei pixel, per la progettazione e implementazione di sistemi di visione su FPGA ed ASIC. Fornisce un framework di progettazione che supporta un set diversificato di tipi di interfaccia, dimensioni di frame e frequenza di fotogrammi. Gli algoritmi di elaborazione di immagini, video e visione artificiale presenti nel toolbox utilizzano un’architettura adeguata alle implementazioni HDL.
Gli algoritmi del toolbox sono progettati per generare codice leggibile e sintetizzabile in VHDL® e Verilog® (con HDL Coder™). Il codice HDL generato è compatibile con FPGA per dimensioni di frame fino una risoluzione di 8k e per video ad alta frequenza di fotogrammi (HFR).
Le funzionalità del toolbox sono disponibili come funzioni MATLAB® e blocchi System Objects™ e Simulink®.
Per iniziare:
Guida autonoma
Inizia a creare il tuo sistema di guida autonoma con sottosistemi compatibili con l’hardware per il rilevamento della carreggiata, il rilevamento delle buche e il calcolo della disparità stereo.
Rilevamento di caratteristiche
Scopri come implementare le tecniche di rilevamento di caratteristiche con l’hardware di streaming per sviluppare sorveglianza, tracciamento di oggetti, ispezione industriale e altre applicazioni.
Pipeline delle telecamere
Avvia rapidamente lo sviluppo dell’hardware di condizionamento dell’immagine utilizzando esempi di rimozione del rumore, correzione gamma e implementazioni di istogrammi.
Condizionamento dell’immagine per un’applicazione FPGA di rilevamento dei contorni.
Elaborazione della visione di blocchi IP
I blocchi di proprietà intellettuale (IP) in Vision HDL Toolbox forniscono implementazioni dell’hardware efficienti per algoritmi di flusso computazionalmente onerosi spesso implementati nell'hardware, consentendo di accelerare la progettazione di sottosistemi di elaborazione immagini e video.
Elaborazione della visione con accelerazione hardware
Modella e simula implementazioni efficienti dell’hardware di algoritmi di elaborazione della visione, come conversioni, filtraggio, morfologia e statistiche. Quindi utilizza HDL Coder per generare RTL Verilog o VHDL sintetizzabile.
Blocco rilevatore dei contorni pronto per HDL e relativi parametri configurabili.
Elaborazione di più pixel per clock
Elabora video a 4k, 8k o ad alta frequenza di fotogrammi alle velocità di clock di FPGA specificando streaming paralleli da 4 o 8 pixel. L’implementazione hardware sottostante viene aggiornata automaticamente per supportare la simulazione e la generazione di codice con il parallelismo specificato.
Specifica l’elaborazione di fino a 8 pixel in parallelo.
Gestione dei dati dell’hardware integrato
Utilizza i blocchi Vision HDL Toolbox per gestire automaticamente il flusso dei dati di input, come segnali di controllo, finestre per le aree di interesse (ROI) e buffer di linea. Utilizza HDL Coder per generare e simulare RTL Verilog o VHDL per la funzionalità di controllo del tuo modello.
Esegui automaticamente il buffer delle righe per creare una finestra ROI per il rilevamento dei contorni.
Conversione tra frame e pixel
Converti video full-frame in un flusso di pixel con segnali di controllo per l'elaborazione nell’hardware. Quindi, converti l'output dell'hardware di streaming in frame per eseguire la verifica rispetto al tuo algoritmo di riferimento.
Blocco frame-pixel per convertire frame di immagini in un flusso di pixel con segnali di controllo per l’elaborazione dell’hardware.
Esempi e modelli di verifica di MATLAB e Simulink
Scopri come utilizzare gli algoritmi e i test di Image Processing ToolboxTM e Computer Vision System ToolboxTM per verificare l'implementazione del tuo hardware.
Verifica di un’implementazione dell’hardware di streaming utilizzando un algoritmo frame-based.
Cosimulazione HDL e FPGA
Utilizza HDL Verifier™ per verificare il tuo sottosistema hardware tramite simulazione RTL o su un kit di sviluppo FPGA collegato al tuo ambiente di test MATLAB o Simulink.
HDL Verifier supporta la verifica FPGA-in-the-loop mediante le schede FPGA Xilinx, Intel e Microsemi .
Prototipare piattaforme con input di video live
Prototipa la tua applicazione di elaborazione della visione scaricando il pacchetto di supporto Computer Vision Toolbox per l’hardware Xilinx® e Zynq® e utilizzando HDL Coder e Embedded Coder® per generare codice dalla tua implementazione MATLAB o Simulink.
Prototipa la tua progettazione sull’hardware FPGA con input di video reali.
Distribuzione per la produzione
Utilizza HDL Coder per generare interfacce AXI e RTL di alta qualità e indipendenti dal target dai tuoi modelli di sottosistemi dell’hardware.
Generazione di codice con le interfacce SoC interconnesse.
Elaborazione della visione per FPGA
Guarda questi cinque video che introducono i concetti chiave e il flusso di lavoro per eseguire il targeting delle applicazioni della visione agli FPGA per la prototipazione e la produzione.
Blocco Corner Detector e System Object
rilevazione di feature utilizzando l’algoritmo FAST
Line Buffer senza padding
specificare un’opzione che consente di non aggiungere il padding per i blocchi che utilizzano la memoria Line Buffer
Esempio di ridimensionamento
riduzione del frame di un’immagine mediante un fattore specifico
Esempi di modellazione di memoria esterna
scoprire come modellare algoritmi di visione che richiedono il buffering dei frame in una memoria esterna (richiede SoC Blockset)
Visione artificiale su hardware basato su Xilinx Zynq
targeting di Zynq UltraScale+ MPSoC con un modulo Avnet FMC-HDMI-CAM
Esempio di correzione della nebbia
migliorare le immagini offuscate per migliorare la chiarezza
Consulta le note di rilascio per ulteriori informazioni su queste caratteristiche e sulle funzioni corrispondenti.
Elaborazione della visione per FPGA
Guarda questi cinque video che introducono i concetti chiave e il flusso di lavoro per eseguire il targeting delle applicazioni della visione agli FPGA per la prototipazione e la produzione.
