Generazione e verifica di codice HDL

 

Simulink per la generazione e la verifica del codice HDL 

Esplora, implementa e verifica le progettazioni FPGA, SoC o ASIC senza dover scrivere codice HDL.

Progetta ed esplora a un livello superiore, quindi genera e verifica codice HDL direttamente da MATLAB® o Simulink® per progetti prototipo o di produzione FPGA, ASIC o system-on-chip (SoC).

  • Genera VHDL® o Verilog® ottimizzato e leggibile per qualsiasi hardware FPGA, ASIC o SoC
  • Combina la progettazione a livello di sistema e l'implementazione a livello di sottosistema
  • Crea il tuo sottosistema hardware utilizzando modelli hardware di alta qualità per matematica, DSP, comunicazioni wireless, controlli ed elaborazione della visione
  • Converti in virgola fissa utilizzando la guida automatica o genera operazioni in virgola mobile nativa per qualsiasi dispositivo di destinazione
  • Distribuisci ed esegui il debug del prototipo hardware direttamente da Simulink e MATLAB
  • Riutilizza modelli di algoritmi e test case 

“Grazie alla progettazione model-based possiamo verificare in anticipo i nostri algoritmi e le funzionalità del sistema, adattarci più rapidamente ai cambiamenti delle specifiche e valutare più alternative progettuali rispetto al nostro flusso di progettazione tradizionale. La progettazione model-based aiuta a colmare il divario tra gli esperti di algoritmi e gli ingegneri RTL.”

Mamoru Kamiya, Renesas System Design

Utilizzare MATLAB e Simulink per la generazione e la verifica ddi codice HDL

Generazione di codice HDL per qualsiasi destinazione

Utilizza tecniche di sintesi ad alto livello per compilare il codice MATLAB o Simulink per hardware in codice VHDL o Verilog HDL leggibile, tracciabile e sintetizzabile. Questo codice è ottimizzato e può essere portato su qualsiasi hardware FPGA, ASIC o SoC. 

Puoi generare codice HDL di alta qualità indipendentemente dalla tua esperienza di progettazione hardware. Lavorare a un livello elevato consente di esplorare rapidamente i tradeoff dell'architettura hardware per raggiungere i tuoi obiettivi e generare automaticamente codice e interfacce HDL.

Collaborazione per la progettazione model-based

Con Simulink, gli sviluppatori di algoritmi possono collaborare con ingegneri hardware, software e di sistemi analogici. Possono utilizzare gli stessi modelli per progettare, analizzare i tradeoff e verificare l'architettura del sistema prima di iniziare l'implementazione.

La generazione di codice HDL direttamente da questi modelli consente di adattarsi alle modifiche e assicura la tracciabilità tra VHDL o Verilog, il modello e i requisiti. 

Modelli ed esempi per HDL

Costruisci il tuo progetto utilizzando blocchi di alto livello che simulano implementazioni hardware di algoritmi e genera codice HDL di alta qualità. I blocchi includono matematica, trigonometria, elaborazione di segnali digitali, comunicazioni wireless ed elaborazione di immagini e video. È possibile utilizzare la proprietà intellettuale a livello di sottosistema per l’elaborazione della visione e wireless LTE

La virgola fissa diventa più semplice

Converti automaticamente i tuoi tipi di dati da virgola mobile a virgola fissa per l'implementazione. Ciò ti consente di bilanciare l'utilizzo e la precisione delle risorse.

Se il tuo progetto contiene calcoli che richiedono alta precisione o un elevato intervallo dinamico, o se vuoi generare un prototipo prima di convertirlo in virgola fissa, puoi generare HDL nativo a virgola mobile indipendente dal target e sintetizzabile.

Prototipazione automatica di FPGA e SoC

Per le comuni piattaforme di prototipazione FPGA e SoC di Xilinx®, Intel®, Microsemi® e Speedgoat, puoi generare tutto il necessario per programmare il dispositivo con il semplice tocco di un pulsante. Il prototipo può essere eseguito come dispositivo standalone, oppure può connettersi a MATLAB o Simulink per stimoli e debug. Puoi quindi riutilizzarlo per l'implementazione di produzione su qualsiasi FPGA, ASIC o SoC. Inoltre, puoi configurare schede prototipo personalizzate per una facile programmazione.

Riutilizzare modelli e test per la verifica

Simula in parallelo tuoi modelli e test MATLAB o Simulink insieme al codice HDL scritto a mano o generato in esecuzione su un simulatore Mentor Graphics® o Cadence®. Quindi, esporta questi modelli e test come componenti DPI-C di SystemVerilog per il tuo ambiente di verifica UVM o personalizzato.