FPGA Xilinx e SoC Zynq

Modella, verifica e programma i tuoi algoritmi su dispositivi Xilinx 

Gli esperti del settore e gli ingegneri hardware usano MATLAB® e Simulink® per sviluppare prototipi e applicazioni di produzione da distribuire su dispositivi FPGA Xilinx® e SoC Zynq®.

Con MATLAB e Simulink, è possibile:

  • Modellare l'architettura hardware a livello di sistema
  • Programmare FPGA o SoC senza scrivere codice
  • Simulare ed eseguire il debug di FPGA o SoC con i prodotti MATLAB e Simulink
  • Generare codice HDL e C di produzione per l'integrazione di FPGA o SoC

"Abbiamo grande esperienza nel nostro settore ma poca in termini di integrazione FPGA. Grazie a Simulink e HDL Coder ci siamo potuti concentrare sulla progettazione di algoritmi intelligenti per il nostro prodotto piuttosto che su come eseguire tali algoritmi su un dispositivo FPGA specifico".

Boris Van Amerongen, Orolia

Modellazione e simulazione

Simulink per la progettazione Model-Based consente di ridurre i tempi di sviluppo per applicazioni FPGA Xilinx e SoC Zynq modellando l'implementazione hardware ad alto livello e simulando il contesto del sistema. Inoltre, è possibile quantizzare a virgola fissa, per un utilizzo più efficiente delle risorse, o generare codice HDL sintetizzabile a virgola mobile nativa per programmare applicazioni FPGA più facilmente.

HDL Coder™ genera codice VHDL® o Verilog® sintetizzabile direttamente dai blocchi di funzione Simulink e MATLAB compatibili con HDL per applicazioni come l'elaborazione di segnali, le comunicazioni wireless, il controllo di motori ed energia e l'elaborazione di immagini/video.

Xilinx System Generator per DSP e Xilinx Model Composer aggiungono blocchi specifici per Xilinx a Simulink per la simulazione e la distribuzione hardware a livello di sistema. È possibile integrare blocchi di System Generator con blocchi Simulink nativi per la generazione di codice HDL.

SoC Blockset™ consente di analizzare le prestazioni di interazioni hardware-software per dispositivi MPSoC e RFSoC Zynq UltraScale+, tra cui l'uso degli effetti di pianificazione/SO e della memoria.

Modellazione e simulazione

Operazioni ibride a virgola fissa e mobile nello stesso progetto. Questa operazione trigonometrica viene implementata in virgola mobile utilizzando risorse standard FPGA Xilinx.


Prototipo di un'applicazione wireless eseguita su una piattaforma radio definita dal software SoC Xilinx Zynq con analisi in tempo reale su MATLAB e Simulink.

Prototipo di un'applicazione wireless eseguita su una piattaforma radio definita dal software SoC Xilinx Zynq con analisi in tempo reale su MATLAB e Simulink.

Creazione di prototipi su piattaforme basate su FPGA e SoC Zynq

Per iniziare a creare i prototipi, scarica i pacchetti di supporto per piattaforme di valutazione preconfigurate basate su FPGA Xilinx e SoC Zynq per radio definita dal software in tempo reale, controllo di motori BLDC, elaborazione di immagini e video con dati di videocamere in tempo reale o per l'elaborazione di inferenza su Deep Learning. HDL Coder ti guiderà quindi durante la procedura di programmazione della piattaforma FPGA o SoC direttamente da Simulink senza scrivere codice HDL.

Puoi scegliere tra varie tecniche per il debug del prototipo FPGA direttamente da MATLAB e Simulink. Puoi inserire l'IP per: leggere o scrivere su registri AXI e trasferire grandi file di segnali o immagini tra MATLAB e posizioni di memoria sulla scheda; acquisire dati da segnali interni al dispositivo FPGA per l'analisi in MATLAB; convalidare l'algoritmo su un kit di valutazione che esegue FPGA-in-the-Loop con il test bench MATLAB o Simulink.


Generazione di basi HDL e IP per l'integrazione in produzione

La maggior parte dei blocchi che supportano la generazione di codice HDL include proprietà di blocco HDL che permettono di specificare opzioni di implementazione hardware personalizzate, come l'inserimento di una pipeline, la condivisione delle risorse e la mappatura della RAM. Le impostazioni di generazione di codice HDL permettono di personalizzare le ottimizzazioni a livello globale, reimpostare gli stili, abilitare il clock, la nomenclatura e non solo. Insieme alla capacità di progettare architetture di implementazione Simulink, si ottiene il controllo completo sull'ottimizzazione della velocità e dell'area per i dispositivi FPGA Xilinx e SoC Zynq.

È possibile generare RTL leggibile e sintetizzabile per l'integrazione con il contenuto non algoritmico in Vivado®. Se installi il pacchetto di supporto HDL Coder per Zynq, puoi generare un core wrapper IP che utilizza vari protocolli AXI per la comunicazione con il processore Arm® e altri IP del dispositivo. È possibile utilizzare il pacchetto di supporto Embedded Coder® per Zynq e generare software driver e applicativo e programmare il processore Arm.

Report creati da codice HDL e IP core generato

Report creati da codice HDL e IP core generato. Il report di generazione di base IP mostra la mappatura degli input e output di progettazione su protocolli e registri AXI.


Definisci un progetto di riferimento personalizzato con un segnaposto con mappature I/O in cui generare HDL.

Estensione del supporto per la piattaforma di destinazione

Se occorre distribuire su una piattaforma basata su FPGA o SoC non inclusa in un pacchetto di supporto fornito da MathWorks, è possibile creare o scaricare un progetto di riferimento e collegarlo a HDL Coder. Puoi sviluppare il progetto di riferimento usando SoC Blockset o Vivado. I progetti di riferimento di terze parti per piattaforme basate su SoC o FPGA Xilinx sono disponibili su File Exchange da fornitori quali Analog Devices®, Avnet®, Speedgoat e Trenz Electronics.