MATLAB per progettazione e verifica in produzione per FPGA, ASIC e SoC

Perfeziona gli algoritmi con l'architettura hardware e genera il codice e i modelli di verifica utilizzando MATLAB e Simulink

Più membri di progetti FPGA, ASIC o SoC possono collaborare alle importanti decisioni iniziali con un elevato livello di astrazione, per poi generare codice e modelli per accelerare l'implementazione.

Con MATLAB e Simulink, è possibile:

  • Modellare e simulare una serie di scenari architetturali
  • Perfezionare l'implementazione dall'alto degli algoritmi
  • Convergere sulla quantizzazione a virgola fissa
  • Generare RTL di qualità di produzione e codice C embedded
  • Generare modelli di verifica da utilizzare in ambienti di simulazione digitali o analogici
  • Aderire a workflow di certificazione funzionale di sicurezza

"Simulink favorisce la comunicazione tra gli architetti di sistema e i progettisti di hardware. È come un linguaggio condiviso che ci permette di scambiare conoscenze, idee e progettazioni. Grazie a Simulink e HDL Coder ci siamo potuti concentrare sullo sviluppo dei nostri algoritmi e sul perfezionamento della progettazione attraverso la simulazione, piuttosto che sul controllo della sintassi VHDL e delle regole di codifica".

Marcel van Bakel, Philips Healthcare

Architettura SoC e progetto top-down

Gli sviluppatori di algoritmi possono collaborare con architetti di sistema e ingegneri di verifica e segnali ibridi digitali/analogici per esplorare opzioni di architettura con un elevato livello di astrazione. Questo permette al team di sperimentare strategie di partizionamento, quindi di perfezionare in modo incrementale le partizioni con dettagli di implementazione come la micro-architettura hardware e la quantizzazione a virgola fissa. Oltre 300 blocchi supportano la generazione di SystemVerilog, Verilog e VHDL, per la distribuzione di operazioni matematiche attraverso sottosistemi e blocchi IP hardware IP convalidati in produzione.

Nel corso di questo processo top-down, è possibile integrare continuamente modelli più dettagliati ai fini della simulazione nel contesto del sistema, per eliminare problemi di prestazioni e funzionali in anticipo. Il processo consente di creare e gestire suite di casi di test a livello di sistema e di misurare la copertura del modello, in modo da ottenere un'implementazione affidabile.

Architettura SoC e progetto top-down

Esplora i compromessi dell'implementazione ad alto livello, verificando ogni passaggio di perfezionamento rispetto a una versione adeguata precedente e nota.

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Generazione del modello di verifica

Genera componenti DPI o UVM SystemVerilog per accelerare la verifica della creazione degli ambienti.

Generazione del modello di verifica

Con il prodotto complementare ASIC Testbench for HDL Verifier, è possibile esportare componenti di verifica direttamente da MATLAB e Simulink invece che utilizzare il test bench Verilog o il test bench VHDL. Questo assicura l'acquisizione precisa del comportamento complessivo dei modelli di riferimento e degli stimoli per la simulazione RTL. Se il progetto di alto livello cambia, è possibile rigenerare i modelli.

I componenti di verifica usano la DPI SystemVerilog in modo da poterli utilizzare in qualsiasi simulatore che supporti SystemVerilog. In alternativa, è possibile generare un componente Universal Verification Methodology (UVM) da Simulink se l'ambiente di verifica RTL utilizza UVM.

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Generazione di codice di produzione

I processi di progettazione legacy spesso introducono bug durante la scrittura manuale di un documento di specifiche e la scrittura di codice basato su tale documento. Una volta eseguita la verifica a livello di sistema con MATLAB e Simulink, è possibile generare codice HDL e C per progetti ASIC e FPGA direttamente dai modelli di implementazione verificati.

Il codice HDL generato è leggibile e riconducibile al modello sorgente, oltre a essere indipendente dalla destinazione. È possibile controllare le ottimizzazioni della velocità come l'inserimento di pipeline, le ottimizzazioni delle aree come la condivisione di risorse e vari stili di codifica e opzioni di struttura. Sebbene gli strumenti di sintesi di AMD® e Intel® possono essere eseguiti automaticamente dal menu di generazione del codice, è anche possibile generare script per eseguire qualsiasi strumento di sintesi FPGA o ASIC.

Generazione di codice di produzione

Codice HDL leggibile, che include commenti al modello, con tracciabilità a livello di linea tra codice e modello.

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Sicurezza funzionale

Verifica della conformità di un sottosistema hardware agli standard di modellazione DO-254

Sicurezza funzionale

Per i progetti che richiedono la conformità a uno standard di sicurezza funzionale, i workflow per lo sviluppo di FPGA, ASIC e SoC sono inclusi nei kit per DO-254, ISO 26262 e IEC 61508. Tali workflow includono l'esecuzione di Model Advisor con verifiche integrate per assicurare la conformità del modello ai requisiti dello standard richiesto.

Il codice HDL e C generato è leggibile e riconducibile al modello, mentre i requisiti sono semplici da controllare. È possibile utilizzare svariate tecniche, ad esempio il test back-to-back con la co-simulazione o FPGA-in-the-Loop per soddisfare i requisiti di verifica.

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Verifica degli algoritmi su FPGA e ASIC

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