ASIC e SoC

Modella, verifica e programma i tuoi algoritmi su ASIC

Gli esperti del settore e gli ingegneri hardware utilizzano MATLAB® e Simulink® per prototipare ed eseguire progetti ASIC di produzione. Con MATLAB e Simulink, puoi:

  • Rifinire algoritmi per hardware ASIC per eliminare errori di comunicazione delle specifiche
  • Simulare il comportamento system-on-chip a un alto livello di astrazione
  • Anticipare l’inizio della verifica riutilizzando test case e modelli a livello di sistema
  • Generare RTL di alta qualità

“L’ambiente Simulink è ideale per l’esplorazione dell’architettura a livello di sistema. Le simulazioni sono 200 volte più rapide di quanto fossero nei nostri flussi di lavoro precedenti e i modelli Simulink possono essere facilmente convertiti in codice C e HDL, il che consente un’elevata scalabilità e riusabilità.”

Ken Chen, Faraday

Modellazione per la progettazione ASIC

Aggiungi l’architettura hardware (8:13) al tuo algoritmo digitale. Include la quantizzazione a virgola fissa (30:45), per un uso più efficiente delle risorse, e la generazione di codice nativo a virgola mobile (9:19) per prototipare più facilmente su FPGA. Riutilizza i tuoi test e gli algoritmi di riferimento per simulare ogni successivo affinamento.

HDL Coder™ genera Verilog o VHDL sintetizzabili direttamente da blocchi di funzioni MATLAB e Simulink pronti per HDL e grafici Stateflow®. Puoi generare codice dallo stesso modello per la Prototipazione FPGA (20:51) in fase iniziale e l’implementazione della produzione. Questo approccio conferisce agilità e riusabilità al tuo flusso di lavoro di progettazione e verifica hardware.

Modellazione per la progettazione ASIC

Simulazione comportamentale del SoC

Simulazione comportamentale di un system-on-chip

Modella funzionalità digitali, analogiche e software insieme a un alto livello di astrazione per identificare ed eliminare bug a livello di sistema e problemi di prestazione prima dell’implementazione. Simula la memoria e la connettività interna ed esterna, oltre agli effetti di sistema operativo e scheduling, utilizzando SoC Blockset™

Costruisci e automatizza test case a livello di sistema utilizzando Simulink Test™, e usa Simulink Coverage™ affinché le metriche soddisfino i requisiti.

Verifica continuamente il tuo SoC mentre rifinisci sottosistemi, assicurando l’equivalenza e la compatibilità a livello del SoC in tutto il progetto.  


Anticipa l’inizio della verifica

HDL Verifier™ riutilizza i tuoi ambienti di test MATLAB e Simulink per verificare il tuo progetto FPGA. 

Con la co-simulazione (5:35), è possibile eseguire automaticamente il test bench di MATLAB o Simulink connesso al progetto Verilog o VHDL eseguito in un simulatore, da Mentor Graphics o Cadence Design Systems.

Esporta modelli analogici o digitali come componenti SystemVerilog DPI (5:19) da utilizzare come modelli di riferimento, stimoli o modelli di simulazione rapida in simulatori SystemVerilog da Synopsys, Cadence Design Systems o Mentor Graphics.

DPI di cosimulazione

Ottimizzazione HDL

Progetto ASIC di produzione

Gli esperti di dominio e gli ingegneri hardware usano MATLAB e Simulink per collaborare alla realizzazione di progetti FPGA e SoC in produzione per applicazioni wireless, di elaborazione di immagini/video, di controllo motori e potenza (24:20) e applicazioni critiche per la sicurezza.

Esplora un’ampia gamma di opzioni architetturali, quindi utilizza le ottimizzazioni di sintesi complessive di HDL Coder (49:42) per raggiungere i tuoi obiettivi di implementazione. Genera automaticamente un RTL leggibile che è tracciabile in termini di modello e requisiti. Insieme al codice RTL conforme alle regole di progettazione e sintetizzabile, HDL Coder genera una varietà di interfacce AXI4 per un’integrazione facile nel tuo SoC.